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1. WO2020194493 - DISPOSITIF D'AFFICHAGE

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明 細 書

発明の名称 表示装置

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006  

課題を解決するための手段

0007   0008   0009  

発明の効果

0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091  

符号の説明

0092  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29  

明 細 書

発明の名称 : 表示装置

技術分野

[0001]
 以下の開示は、表示装置に関し、より詳しくは、2つ以上の表示領域を有する表示装置に関する。

背景技術

[0002]
 近年、有機EL表示装置や液晶表示装置などの表示装置に関し、高解像度化や大画面化が進んでいる。このため、従来と比較してパネル負荷が大きくなっており、消費電力が増大している。また、表示品位を向上させるために、高輝度化が進んでいる。この観点からも、消費電力が増大している。また、高解像度化が進むにつれて1ライン当たりの駆動時間が短くなるが、駆動時間の短縮を実現するためには駆動回路(例えばLSI)の能力を向上させる必要があり、それは消費電力の増大につながる。表示装置については、以上のように消費電力が増大しているので、駆動回路のサイズの増大や周辺部品の高性能化が必要となっている。これらについては、特にバーチャルリアリティ(VR)用途の表示装置(例えば、ヘッドマウントディスプレイ)で顕著である。しかしながら、駆動回路のサイズの増大や周辺部品の高性能化は、コスト上昇の大きな要因となっている。
[0003]
 本件に関連して、日本の特開2003-344823号公報および日本の特開2009-276547号公報には、制御信号によってオン/オフが制御されるスイッチング素子をデータ信号線(ソースバスライン)上に設けた構成の表示装置が開示されている。このような構成において、スイッチング素子がオフにされると、当該スイッチング素子の位置を基準として一方の側のデータ信号線(以下、「第1ライン」という。)と他方の側のデータ信号線(以下、「第2ライン」という。)とが電気的に切り離された状態となる。ここで、ソースドライバが第1ラインに直接的に接続されていると仮定すると、第1ラインに接続された画素回路にデータ信号が書き込まれるときには上記スイッチング素子がオフにされる。このとき、データ信号線上にスイッチング素子が設けられていない構成と比較して、データ信号線の配線負荷は小さくなる。これにより、データ信号線の駆動に関する消費電力が低減される。

先行技術文献

特許文献

[0004]
特許文献1 : 日本の特開2003-344823号公報
特許文献2 : 日本の特開2009-276547号公報

発明の概要

発明が解決しようとする課題

[0005]
 ところで、近年、例えば動画表示の際の表示品位の向上を図るために、高フレームレート化が進んでいる。また、タッチパネルを備えた表示装置に関して、タッチ検出の精度を高めるために、表示のための駆動動作が行われていない期間にタッチ検出のための充分な長さの期間を確保することが求められている。以上のようなことから、走査信号線1本当たりの駆動時間を従来よりも短くすることが課題となっている。日本の特開2003-344823号公報および日本の特開2009-276547号公報には、走査信号線の駆動時間の短縮については言及されていない。
[0006]
 そこで、以下の開示は、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置を実現することを目的とする。

課題を解決するための手段

[0007]
 本開示のいくつかの実施形態に係る表示装置は、表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 前記走査信号線駆動回路は、前記第2表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第2走査信号線にオンレベルの走査信号を印加する第2書き込み期間を、前記第1表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第1走査信号線にオンレベルの走査信号を印加する第1書き込み期間よりも短くする。
[0008]
 本開示の他のいくつかの実施形態に係る表示装置は、表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 表示モードとして、駆動周波数を第1周波数とする第1モードと、駆動周波数を前記第1周波数よりも高い第2周波数とする第2モードとが用意され、
 前記第1モードでは、前記第1表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第1走査信号線にオンレベルの走査信号が印加される第1書き込み期間と前記第2表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第2走査信号線にオンレベルの走査信号が印加される第2書き込み期間とは同じ長さであり、
 前記第2モードでは、前記第2書き込み期間は前記第1書き込み期間よりも短い。
[0009]
 本開示のさらに別のいくつかの実施形態に係る表示装置は、表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 表示モードとして、駆動周波数を第1周波数とする第1モードと、駆動周波数を前記第1周波数よりも高い第2周波数とする第2モードとが用意され、
 前記第1モードでは、前記複数の第1走査信号線に順次にオンレベルの走査信号が印加される第1垂直走査期間と前記複数の第2走査信号線に順次にオンレベルの走査信号が印加される第2垂直走査期間とは同じ長さであり、
 前記第2モードでは、前記第2垂直走査期間は前記第1垂直走査期間よりも短い。

発明の効果

[0010]
 本開示のいくつかの実施形態によれば、表示装置において、表示パネルには2つの表示領域(第1表示領域および第2表示領域)が設けられている。また、表示パネルには第1表示領域に配設されている第1データ信号線と第2表示領域に配設されている第2データ信号線との電気的な接続状態を制御する第1スイッチング素子が設けられており、当該第1スイッチング素子の制御端子には第1切替信号が与えられる。従って、第1切替信号のレベルを変化させることによって第1スイッチング素子のオン/オフを制御することができる。ここで、データ信号線駆動回路は第2表示領域の一端に設けられているので、第2表示領域の画素回路へのデータ信号の書き込みが行われる際には、第1スイッチング素子をオフにして第1データ信号線と第2データ信号線とが電気的に切り離された状態にすることができる。これにより、第2表示領域の画素回路にデータ信号が書き込まれる際のデータ信号線の配線負荷が本来よりも小さくなり、従来と比較して消費電力が低減される。また、データ信号線の配線負荷が本来よりも小さくなる際には、表示上の問題が生じない程度にデータ信号の書き込み期間を短くすることができる。すなわち、走査信号線1本当たりの駆動時間を従来よりも短くすることができる。以上のように、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。
[0011]
 本開示の他のいくつかの実施形態によれば、切り替え可能な2つのモードが用意された表示装置において、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることができる。

図面の簡単な説明

[0012]
[図1] 第1の実施形態における有効垂直走査期間の信号波形図である。
[図2] 上記第1の実施形態に係る有機EL表示装置の機能構成を示すブロック図である。
[図3] 上記第1の実施形態に係る有機EL表示装置の表示部の構成について説明するための図である。
[図4] 上記第1の実施形態において、p行q列に対応する画素回路の構成を示す回路図である。
[図5] 上記第1の実施形態において、p行q列に対応する画素回路の駆動方法について説明するための信号波形図である。
[図6] 上記第1の実施形態において、SSDについて説明するための回路図である。
[図7] 上記第1の実施形態において、SSDについて説明するための信号波形図である。
[図8] 上記第1の実施形態において、SSDについて説明するための信号波形図である。
[図9] 上記第1の実施形態において、接続制御部に設けられているスイッチのオン/オフの制御について説明するための信号波形図である。
[図10] 上記第1の実施形態において、駆動方法の詳細について説明するための信号波形図である。
[図11] 上記第1の実施形態において、第1垂直走査期間と第2垂直走査期間との間でのゲートクロック信号および走査信号の波形の違いを説明するための信号波形図である。
[図12] 従来の構成における信号波形図である。
[図13] 従来の構成における垂直期間と上記第1の実施形態における垂直期間とを比較するための信号波形図である。
[図14] 上記第1の実施形態において、発光期間の長さが行によって異なることについて説明するための信号波形図である。
[図15] 第2の実施形態における駆動方法について説明するための信号波形図である。
[図16] 上記第2の実施形態における垂直期間と従来の構成における垂直期間とを比較するための図である。
[図17] 第3の実施形態における駆動方法について説明するための信号波形図である。
[図18] 上記第3の実施形態における有効垂直走査期間の信号波形図である。
[図19] 上記第3の実施形態において、第1垂直走査期間と第2垂直走査期間との間でのゲートクロック信号および走査信号の波形の違いを説明するための信号波形図である。
[図20] 上記第3の実施形態における垂直期間と従来の構成における垂直期間とを比較するための図である。
[図21] 上記第3の実施形態において、水平帰線期間の長さについて説明するための信号波形図である。
[図22] 第4の実施形態における信号波形と上記第3の実施形態における信号波形とを比較して示した図である。
[図23] 第5の実施形態において、第1モードと第2モードとの切り替えについて説明するための図である。
[図24] 上記第5の実施形態におけるソースドライバの概略構成図である。
[図25] 上記第5の実施形態において、1本のソースバスラインに対応する出力アンプの構成を示す図である。
[図26] 上記第5の実施形態において、オペアンプに含まれる差動増幅器の構成例を示す図である。
[図27] 変形例における表示部の構成について説明するための図である。
[図28] 上記変形例において、第1垂直走査期間と第2垂直走査期間と第3垂直走査期間との間でのゲートクロック信号および走査信号の波形の違いを説明するための信号波形図である。
[図29] 上記変形例において、第1接続制御部および第2接続制御部に設けられているスイッチのオン/オフの制御について説明するための信号波形図である。

発明を実施するための形態

[0013]
 以下、添付図面を参照しつつ、実施形態について説明する。なお、以下においては、NおよびJは2以上の整数であると仮定し、Mは4以上の整数であると仮定し、pは1以上M以下の整数であると仮定し、qは1以上J以下の整数であると仮定する。
[0014]
 <1.第1の実施形態>
 <1.1 機能構成>
 図2は、第1の実施形態に係る有機EL表示装置の機能構成を示すブロック図である。図2に示すように、この有機EL表示装置は、表示制御回路100と表示部200とゲートドライバ(走査信号線駆動回路)300とエミッションドライバ(発光制御線駆動回路)400とソースドライバ(データ信号線駆動回路)500とを備えている。本実施形態においては、表示部200を有する有機EL表示パネル(以下、「有機ELパネル」という。)6内にゲートドライバ300とエミッションドライバ400とソースドライバ500とが含まれている。これに関し、典型的には、ゲートドライバ300とエミッションドライバ400とはモノリシック化されている。但し、それらがモノリシック化されていない構成を採用することもできる。ソースドライバ500についても、モノリシック化されていても良いし、モノリシック化されていなくても良い。また、ソースドライバ500は、有機ELパネル6に直接に設けられていても良いし、有機ELパネル6上に搭載されたチップ内の回路で構成されていても良い。
[0015]
 表示部200には、J本のデータ信号線SL(1)~SL(J)およびこれらに直交するM本の走査信号線GL(1)~GL(M)が配設されている。また、表示部200には、M本の走査信号線GL(1)~GL(M)と1対1で対応するように、M本の発光制御線EM(1)~EM(M)が配設されている。走査信号線GL(1)~GL(M)と発光制御線EM(1)~EM(M)とは典型的には互いに平行になっている。さらに、表示部200には、J本のデータ信号線SL(1)~SL(J)とM本の走査信号線GL(1)~GL(M)との交差部に対応して、M×J個の画素回路20が設けられている。このようにM×J個の画素回路20が設けられることによって、M行×J列の画素マトリクスが表示部200に形成されている。以下においては、必要に応じて、M本の走査信号線GL(1)~GL(M)にそれぞれ与えられる走査信号にも符号GL(1)~GL(M)を付し、M本の発光制御線EM(1)~EM(M)にそれぞれ与えられる発光制御信号にも符号EM(1)~EM(M)を付し、J本のデータ信号線SL(1)~SL(J)にそれぞれ与えられるデータ信号にも符号SL(1)~SL(J)を付している。なお、本実施形態における表示部200には2つの表示領域(第1表示領域および第2表示領域)が含まれているが、これについての詳しい説明は後述する。
[0016]
 表示部200には、また、各画素回路20に共通の図示しない電源線が配設されている。より詳細には、有機EL発光素子(以下、「有機EL素子」という。)を駆動するためのハイレベル電源電圧ELVDDを供給する電源線(以下、「ハイレベル電源線」という。)、有機EL素子を駆動するためのローレベル電源電圧ELVSSを供給する電源線(以下、「ローレベル電源線」という。)、および初期化電圧Viniを供給する電源線(以下、「初期化電源線」という。)が配設されている。ハイレベル電源電圧ELVDD、ローレベル電源電圧ELVSS、および初期化電圧Viniは、図示しない電源回路から供給される。
[0017]
 以下、図2に示す各構成要素の動作について説明する。表示制御回路100は、外部から送られる入力画像信号DINとタイミング信号群(水平同期信号、垂直同期信号など)TGとを受け取り、デジタル映像信号DVと、ゲートドライバ300の動作を制御するゲート制御信号GCTLと、エミッションドライバ400の動作を制御するエミッションドライバ制御信号EMCTLと、ソースドライバ500の動作を制御するソース制御信号SCTLと、詳しくは後述するスイッチ制御信号SWCTLとを出力する。ゲート制御信号GCTLには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号EMCTLには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。ソース制御信号SCTLには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。
[0018]
 ゲートドライバ300は、M本の走査信号線GL(1)~GL(M)に接続されている。ゲートドライバ300は、表示制御回路100から出力されたゲート制御信号GCTLに基づいて、M本の走査信号線GL(1)~GL(m)に走査信号を印加する。
[0019]
 エミッションドライバ400は、M本の発光制御線EM(1)~EM(M)に接続されている。エミッションドライバ400は、表示制御回路100から出力されたエミッションドライバ制御信号EMCTLに基づいて、M本の発光制御線EM(1)~EM(M)に発光制御信号を印加する。
[0020]
 ソースドライバ500は、図示しないJビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびJ個のD/Aコンバータなどを含んでいる。シフトレジスタは、縦続接続されたJ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号DVを記憶する。ラッチ回路は、サンプリング回路に記憶された1行分のデジタル映像信号DVをラッチストローブ信号に従って取り込んで保持する。D/Aコンバータは、各データ信号線SL(1)~SL(J)に対応するように設けられている。D/Aコンバータは、ラッチ回路に保持されたデジタル映像信号DVをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線SL(1)~SL(J)に一斉に印加される。
[0021]
 以上のようにして、J本のデータ信号線SL(1)~SL(J)にデータ信号が印加され、M本の走査信号線GL(1)~GL(M)に走査信号が印加され、M本の発光制御線EM(1)~EM(M)に発光制御信号が印加されることによって、入力画像信号DINに基づく画像が表示部200に表示される。
[0022]
 <1.2 表示部>
 次に、図3を参照しつつ、本実施形態における表示部200について詳しく説明する。図3に示すように、表示部200には、第1表示領域210と第2表示領域220とが含まれている。第1表示領域210と第2表示領域220とに異なる画像を表示することができる。第1表示領域210と第2表示領域220とは、データ信号線SL(1)~SL(J)が延びる方向に並べて配置されている。第1表示領域210と第2表示領域220との間の領域には、接続制御部250が設けられている。また、図3に示すように、各データ信号線SLには、第1表示領域210に配設されている部分と第2表示領域220に配設されている部分とが含まれている。ここでは、第1表示領域210に配設されているデータ信号線を「第1データ信号線」といい、第2表示領域220に配設されているデータ信号線を「第2データ信号線」という。符号に“a”を含むデータ信号線は第1データ信号線であり、符号に“b”を含むデータ信号線は第2データ信号線である。ソースドライバ500は、第1データ信号線SLaよりも第2データ信号線SLbの方が先にデータ信号が印加されるよう、第2表示領域220の一端に設けられている。換言すれば、第2表示領域220を基準として一方の側(図3では下側)にソースドライバ500が設けられ、他方の側(図3では上側)に接続制御部250を介して第1表示領域210が設けられている。
[0023]
 第1表示領域210と第2表示領域220との間の接続制御部250には、J本のデータ信号線SL(1)~SL(J)と交差するようM本の走査信号線GL(1)~GL(M)と平行に延びる切替信号線SWLが配設されている。さらに、接続制御部250には、J本のデータ信号線SL(1)~SL(J)と切替信号線SWLとの交差部に設けられたJ個のスイッチ(アナログスイッチ)252が含まれている。このスイッチ252によって第1スイッチング素子が実現されている。第1データ信号線SLa(1)~SLa(J)と第2データ信号線SLb(1)~SLb(J)とは、それぞれ対応するスイッチ252を介して接続されている。切替信号線SWLは、J個のスイッチ252のオン/オフを制御するスイッチ制御信号SWCTLを伝達する。スイッチ252については、制御端子は切替信号線SWLに接続され、第1導通端子はコンタクトホールを介して第1データ信号線SLaに接続され、第2導通端子はコンタクトホールを介して第2データ信号線SLbに接続されている。このような構成により、スイッチ252は第1データ信号線SLaと第2データ信号線SLbとの電気的な接続状態を制御するよう機能する。なお、有機ELパネル6が折り畳み可能であって、当該有機ELパネル6を折り曲げる部分に接続制御部250が設けられていても良い。
[0024]
 また、M本の走査信号線GL(1)~GL(M)は、図3に示すように、第1表示領域210に配設されている走査信号線GL(1)~GL(N)と第2表示領域220に配設されている走査信号線GL(N+1)~GL(M)とからなる。ここでは、第1表示領域210に配設されている走査信号線GL(1)~GL(N)を「第1走査信号線」といい、第2表示領域220に配設されている走査信号線GL(N+1)~GL(M)を「第2走査信号線」という。
[0025]
 なお、典型的には、スイッチ252の半導体層は、画素回路20を構成する半導体層と同一層かつ同一材料で形成されている。また、本実施形態においては、スイッチ252はpチャネル型の薄膜トランジスタ(TFT)によって実現されている。但し、これには限定されず、pチャネル型の薄膜トランジスタ以外の素子によってスイッチ252が実現されていても良い。
[0026]
 <1.3 画素回路>
 次に、表示部200内の画素回路20の構成および動作について説明する。なお、ここで示す画素回路20の構成は一例であって、これには限定されない。図4は、p行q列に対応する画素回路20の構成を示す回路図である。図4に示す画素回路20は、表示素子としての1個の有機EL素子(有機発光ダイオード)21と、7個のトランジスタT1~T7(初期化トランジスタT1、閾値電圧補償トランジスタT2、書き込み制御トランジスタT3、駆動トランジスタT4、電源供給制御トランジスタT5、発光制御トランジスタT6、アノード制御トランジスタT7)と、1個の保持キャパシタC1とを含んでいる。トランジスタT1~T7は、pチャネル型の薄膜トランジスタである。保持キャパシタC1は、2つの電極(第1電極および第2電極)からなる容量素子である。
[0027]
 初期化トランジスタT1については、制御端子は(p-1)行目の走査信号線GL(p-1)に接続され、第1導通端子は閾値電圧補償トランジスタT2の第2導通端子と駆動トランジスタT4の制御端子と保持キャパシタC1の第2電極とに接続され、第2導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタT2については、制御端子はp行目の走査信号線GL(p)に接続され、第1導通端子は駆動トランジスタT4の第2導通端子と発光制御トランジスタT6の第1導通端子とに接続され、第2導通端子は初期化トランジスタT1の第1導通端子と駆動トランジスタT4の制御端子と保持キャパシタC1の第2電極とに接続されている。書き込み制御トランジスタT3については、制御端子はp行目の走査信号線GL(p)に接続され、第1導通端子はq列目のデータ信号線SL(q)に接続され、第2導通端子は駆動トランジスタT4の第1導通端子と電源供給制御トランジスタT5の第2導通端子とに接続されている。駆動トランジスタT4については、制御端子は初期化トランジスタT1の第1導通端子と閾値電圧補償トランジスタT2の第2導通端子と保持キャパシタC1の第2電極とに接続され、第1導通端子は書き込み制御トランジスタT3の第2導通端子と電源供給制御トランジスタT5の第2導通端子とに接続され、第2導通端子は閾値電圧補償トランジスタT2の第1導通端子と発光制御トランジスタT6の第1導通端子とに接続されている。
[0028]
 電源供給制御トランジスタT5については、制御端子はp行目の発光制御線EM(p)に接続され、第1導通端子はハイレベル電源線と保持キャパシタC1の第1電極とに接続され、第2導通端子は書き込み制御トランジスタT3の第2導通端子と駆動トランジスタT4の第1導通端子とに接続されている。発光制御トランジスタT6については、制御端子はp行目の発光制御線EM(p)に接続され、第1導通端子は閾値電圧補償トランジスタT2の第1導通端子と駆動トランジスタT4の第2導通端子とに接続され、第2導通端子はアノード制御トランジスタT7の第1導通端子と有機EL素子21のアノード端子とに接続されている。アノード制御トランジスタT7については、制御端子はp行目の走査信号線GL(p)に接続され、第1導通端子は発光制御トランジスタT6の第2導通端子と有機EL素子21のアノード端子とに接続され、第2導通端子は初期化電源線に接続されている。保持キャパシタC1については、第1電極はハイレベル電源線と電源供給制御トランジスタT5の第1導通端子とに接続され、第2電極は初期化トランジスタT1の第1導通端子と閾値電圧補償トランジスタT2の第2導通端子と駆動トランジスタT4の制御端子とに接続されている。有機EL素子21については、アノード端子は発光制御トランジスタT6の第2導通端子とアノード制御トランジスタT7の第1導通端子とに接続され、カソード端子はローレベル電源線に接続されている。
[0029]
 図5は、p行q列に対応する画素回路20(図4に示す画素回路20)の駆動方法について説明するための信号波形図である。時刻t0以前には、走査信号GL(p-1)および走査信号GL(p)はハイレベルとなっており、発光制御信号EM(p)はローレベルとなっている。このとき、電源供給制御トランジスタT5および発光制御トランジスタT6はオン状態となっていて、有機EL素子21は駆動電流の大きさに応じて発光している。
[0030]
 時刻t0になると、発光制御信号EM(p)がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタT5および発光制御トランジスタT6がオフ状態となる。その結果、有機EL素子21への電流の供給が遮断され、有機EL素子21は消灯状態となる。
[0031]
 時刻t1になると、走査信号GL(p-1)がハイレベルからローレベルに変化する。これにより、初期化トランジスタT1がオン状態となる。その結果、駆動トランジスタT4のゲート電圧が初期化される。すなわち、駆動トランジスタT4のゲート電圧が初期化電圧Viniに等しくなる。
[0032]
 時刻t2になると、走査信号GL(p-1)がローレベルからハイレベルに変化する。これにより、初期化トランジスタT1がオフ状態となる。また、時刻t2には、走査信号GL(p)がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタT2、書き込み制御トランジスタT3、およびアノード制御トランジスタT7がオン状態となる。アノード制御トランジスタT7がオン状態となることにより、有機EL素子21のアノード電圧が初期化電圧Viniに基づいて初期化される。また、閾値電圧補償トランジスタT2および書き込み制御トランジスタT3がオン状態となることにより、書き込み制御トランジスタT3、駆動トランジスタT4、および閾値電圧補償トランジスタT2を介して、データ信号SL(q)が保持キャパシタC1の第2電極に与えられる。これにより、保持キャパシタC1が充電される。
[0033]
 時刻t3になると、走査信号GL(p)がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタT2、書き込み制御トランジスタT3、およびアノード制御トランジスタT7がオフ状態となる。
[0034]
 時刻t4になると、発光制御信号EM(p)がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタT5および発光制御トランジスタT6がオン状態となる。これにより、保持キャパシタC1の充電電圧に応じた駆動電流が有機EL素子21に供給される。その結果、当該駆動電流の大きさに応じて有機EL素子21が発光する。その後、時刻t10に発光制御信号EM(p)がローレベルからハイレベルに変化するまでの期間を通じて、有機EL素子21は発光する。
[0035]
 <1.4 データ信号線の駆動に関して>
 ところで、データ信号線の駆動に関し、ソースドライバ500からの出力(すなわちデータ信号)を複数のデータ信号線で共有する「SSD」と呼ばれる駆動方式を採用することもできる。なお、「SSD」とは「Source Shared Driving」の略である。
[0036]
 図6は、SSDについて説明するための回路図である。SSDを採用する有機EL表示装置には、図6に示すように、表示部200とソースドライバ500との間に、各データ信号を複数本(この例では3本)のデータ信号線SLに分配するためのデマルチプレクサ部700が設けられている。図6に示す例では、デマルチプレクサ部700は、データ信号を出力する出力部51と赤色用のデータ信号線SL(R)との電気的な接続状態を制御するためのスイッチ71(R)と、上記出力部51と緑色用のデータ信号線SL(G)との電気的な接続状態を制御するためのスイッチ71(G)と、上記出力部51と青色用のデータ信号線SL(B)との電気的な接続状態を制御するためのスイッチ71(B)とによって構成されている。なお、図6には、1つの出力部51に対応する構成要素のみを示している。
[0037]
 以上のような構成において、図7に示すように、データ書き込み期間の少し前の期間に、スイッチ71(R)、スイッチ71(G)、およびスイッチ71(B)が所定期間ずつ順次にオンにされる。ソースドライバ500は、期間P1には赤色用のデータ信号を出力し、期間P2には緑色用のデータ信号を出力し、期間P3には青色用のデータ信号を出力する。これにより、赤色用のデータ信号線SL(R)、緑色用のデータ信号線SL(G)、および青色用のデータ信号線SL(B)に所望のデータ信号が順次に供給される。そして、それら赤色用のデータ信号線SL(R)、緑色用のデータ信号線SL(G)、および青色用のデータ信号線SL(B)がデータ信号に基づいて充電された状態で、データ書き込み期間に、赤色用の画素回路、緑色用の画素回路、および青色用の画素回路へのデータ信号の書き込みが行われる。このような書き込みに基づいて、表示部200に画像が表示される。なお、図8に示すように走査信号GLがローレベルで維持されている期間中にスイッチ71(R)、スイッチ71(G)、およびスイッチ71(B)を所定期間ずつ順次にオンにすることによっても、表示部200に所望の画像が表示されるよう、赤色用の画素回路、緑色用の画素回路、および青色用の画素回路へのデータ信号の書き込みが行われる。また、ここでは1つの出力部51から出力されるデータ信号を3本のデータ信号線SLに分配する例を挙げて説明したが、これには限定されない。kを2以上の整数として1つの出力部51から出力されるデータ信号をk本のデータ信号線SLに分配する構成を採用することができる。
[0038]
 以上のようなSSDを採用することにより、額縁領域に配設すべきデータ信号線SLの本数が少なくなるので、高解像度化が進んでも額縁領域の拡大を抑制することが可能となる。
[0039]
 <1.5 有機ELパネルの駆動方法>
 <1.5.1 接続制御部内のスイッチの制御>
 図9は、接続制御部250に設けられているスイッチ252のオン/オフの制御について説明するための信号波形図である。なお、以下、第1走査信号線GL(1)~GL(N)に順次にオンレベルの走査信号が印加されることにより第1表示領域210に含まれる画素回路20へのデータ信号の書き込みが行われる期間を「第1垂直走査期間」といい、第2走査信号線GL(N+1)~GL(M)に順次にオンレベルの走査信号が印加されることにより第2表示領域220に含まれる画素回路20へのデータ信号の書き込みが行われる期間を「第2垂直走査期間」という。第1垂直走査期間には符号Taを付し、第2垂直走査期間には符号Tbを付す。
[0040]
 第1垂直走査期間Taには、図9に示すように、スイッチ制御信号SWCTLはローレベルとなる。スイッチ252はpチャネル型の薄膜トランジスタであるので、第1垂直走査期間Taにはスイッチ252はオン状態となる。これにより、第1データ信号線SLaと第2データ信号線SLbとは電気的に接続された状態となる。このような状態において、第1表示領域210の目標表示画像に応じて、ソースドライバ500がデータ信号線SL(1)~SL(J)にデータ信号を印加する。
[0041]
 第2垂直走査期間Tbには、図9に示すように、スイッチ制御信号SWCTLはハイレベルとなる。スイッチ252はpチャネル型の薄膜トランジスタであるので、第2垂直走査期間Tbにはスイッチ252はオフ状態となる。これにより、第1データ信号線SLaと第2データ信号線SLbとは電気的に切り離された状態となる。このような状態において、第2表示領域220の目標表示画像に応じて、ソースドライバ500がデータ信号線SL(1)~SL(J)にデータ信号を印加する。このとき、データ信号線SLの配線負荷は本来(スイッチ252が設けられていない従来の構成)よりも小さくなっている。
[0042]
 以上のように、第1垂直走査期間Taには、第1データ信号線SLa(第1表示領域210内のデータ信号線)にデータ信号を供給する必要があるので、スイッチ252をオン状態にすることによって第1データ信号線SLaと第2データ信号線SLbとが電気的に接続された状態とされる。第2垂直走査期間Tbには、第1データ信号線SLaにデータ信号を供給する必要がないので、配線負荷が小さくなるよう、スイッチ252をオフ状態にすることによって第1データ信号線SLaと第2データ信号線SLbとが電気的に切り離された状態とされる。
[0043]
 <1.5.2 詳細>
 図10は、本実施形態における駆動方法の詳細について説明するための信号波形図である。なお、ゲートスタートパルス信号GSPの或る立ち下がり時点から次の立ち下がり時点までの期間を「垂直期間」と定義する。垂直期間は、有効垂直走査期間と垂直帰線期間とを含んでいる。有効垂直走査期間は、表示部200内の複数の走査信号線GLを順次に走査して画素回路20へのデータ信号の書き込みを行う期間である。本実施形態においては、有効垂直走査期間は、第1垂直走査期間Taと第2垂直走査期間Tbとからなる。
[0044]
 また、ここでは、走査信号線GLの本数および発光制御線EMの本数は16であって、走査信号線GL(1)~GL(8)および発光制御線EM(1)~EM(8)は第1表示領域210に配設され、走査信号線GL(9)~GL(16)および発光制御線EM(9)~EM(16)は第2表示領域220に配設されていると仮定する(第2~第4の実施形態についても同様)。すなわち、走査信号線GL(1)~GL(8)は第1走査信号線であって、走査信号線GL(9)~GL(16)は第2走査信号線である。このように、第1走査信号線の本数と第2走査信号線の本数とが等しくなるようにスイッチ252を設ける例を挙げて説明するが、これには限定されず、第1走査信号線の本数と第2走査信号線の本数とが異なるようにスイッチ252を設けても良い。なお、図10に関し、GL(0)は、画像の表示には関与しないダミー走査信号線に印加される走査信号を表している(図12、図15、および図17も同様)。
[0045]
 図10に関し、エミッションスタートパルス信号EMSPの或る立ち上がり時点から次の立ち上がり時点までの期間(以下、便宜上「単位期間」という。)に着目する。この単位期間の長さは、垂直期間の長さに等しい。本実施形態では、エミッションクロック信号EMCK1,EMCK2に基づいて、単位期間に2本ずつ発光制御線EMの電位がハイレベルとなる。但し、これには限定されず、単位期間に1本ずつ発光制御線EMの電位がハイレベルとなっても良い。発光制御線EMの電位がハイレベルになっている期間には、対応する画素回路20(図4参照)において電源供給制御トランジスタT5および発光制御トランジスタT6がオフ状態となるので有機EL素子21は消灯する。このように有機EL素子21が消灯している期間中に、該当の画素回路20へのデータ信号の書き込みが行われる。
[0046]
 図10から把握されるように、単位期間には、ゲートスタートパルス信号GSPがハイレベルからローレベルに変化した後、ゲートクロック信号(走査クロック信号)GCK1,GCK2に基づいて、走査信号GL(0)~GL(16)が順次に所定期間ずつローレベルとなる。但し、走査信号GL(0)~GL(8)と走査信号GL(9)~GL(16)とで、ローレベルで維持される期間の長さは異なる。
[0047]
 ここで、第1垂直走査期間Taに着目する。第1垂直走査期間Taには、走査信号GL(1)~GL(8)が順次に所定期間ずつローレベルとなる。これにより、第1垂直走査期間Taには、第1表示領域210内の画素回路20へのデータ信号の書き込みが行われる。このとき、スイッチ制御信号SWCTLはローレベルとなっている。このため、接続制御部250内のスイッチ252はオン状態である。従って、第1データ信号線SLaと第2データ信号線SLbとは電気的に接続された状態となっており、データ信号がソースドライバ500から第2データ信号線SLbを介して第1データ信号線SLaに供給される。
[0048]
 次に、第2垂直走査期間Tbに着目する。第2垂直走査期間Tbには、走査信号GL(9)~GL(16)が順次に所定期間ずつローレベルとなる。これにより、第2垂直走査期間Tbには、第2表示領域220内の画素回路20へのデータ信号の書き込みが行われる。このとき、スイッチ制御信号SWCTLはハイレベルとなっている。このため、接続制御部250内のスイッチ252はオフ状態である。従って、第1データ信号線SLaと第2データ信号線SLbとは電気的に切り離された状態となっており、データ信号線SLの配線負荷は本来よりも顕著に小さくなっている。
[0049]
 図1は、図10で符号81を付した部分の拡大図である。図11のA部には第1垂直走査期間Taにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示し、図11のB部には第2垂直走査期間Tbにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示している。図1および図11から把握されるように、第2垂直走査期間Tbにおけるゲートクロック信号GCKのクロック周波数は第1垂直走査期間Taにおけるゲートクロック信号GCKのクロック周波数よりも高く、第2垂直走査期間Tbにおけるゲートクロック信号GCKのパルス幅は第1垂直走査期間Taにおけるゲートクロック信号GCKのパルス幅よりも狭くなっている。走査信号GLがローレベルで維持される期間の長さはゲートクロック信号GCKのパルス幅に応じた長さとなるので、第1垂直走査期間Taに走査信号GLがローレベルで維持される期間の長さは、第2垂直走査期間Tbに走査信号GLがローレベルで維持される期間の長さよりも長い。
[0050]
 以上のように、ゲートドライバ300が第1走査信号線GL(1)~GL(8)のいずれかにオンレベル(ここではローレベル)の走査信号を印加しているときには、接続制御部250内のスイッチ252はオンにされ、ゲートドライバ300が第2走査信号線GL(9)~GL(16)のいずれかにオンレベルの走査信号を印加しているときには、接続制御部250内のスイッチ252はオフにされる。また、第1表示領域210に含まれる画素回路20にデータ信号が書き込まれるよう各第1走査信号線にオンレベルの走査信号が印加される期間を「第1書き込み期間」と定義し、第2表示領域220に含まれる画素回路20にデータ信号が書き込まれるよう各第2走査信号線にオンレベルの走査信号が印加される期間を「第2書き込み期間」と定義すると、ゲートドライバ300は、第2書き込み期間TW2を第1書き込み期間TW1よりも短くする(図11参照)。
[0051]
 また、図1および図10から把握されるように、第2垂直走査期間Tbは、第1垂直走査期間Taよりも短い。これを実現するためには、第1垂直走査期間Taにはソースドライバ500からデータ信号を出力する間隔を相対的に長くし、第2垂直走査期間Tbにはソースドライバ500からデータ信号を出力する間隔を相対的に短くする必要がある。そこで、例えば、ソースドライバ500内に1画面分あるいは数十ライン分のデータの保持が可能なRAMを設けて、当該RAMに保持されたデータを読み出してデータ信号線にデータ信号を印加するタイミングをソースクロック信号に基づいて調整するようにすれば良い。なお、RAMを有さないソースドライバ500が採用される場合には、例えば数十ライン分のデータの保持が可能なラインバッファを設けるようにすれば良い。
[0052]
 ここで、従来の構成における垂直期間と本実施形態における垂直期間との違いについて説明する。図12は、従来の構成(接続制御部250が設けられていない構成)における信号波形図である。図13は、従来の構成における垂直期間TV0と本実施形態における垂直期間TV1とを比較するための図である。
[0053]
 図13に示すように、本実施形態における垂直期間TV1は、従来の構成における垂直期間TV0よりも短い。換言すれば、本実施形態における垂直期間TV1が従来の構成における垂直期間TV0(すなわち、第2垂直走査期間Tbが第1垂直走査期間Taと同じ長さであると仮定した場合の垂直期間)よりも短くなるように、垂直帰線期間TFの長さが設定されている。
[0054]
 ところで、本実施形態によれば、画素回路20内の有機EL素子21の発光期間の長さが行によって異なる。これについて、以下に説明する。上述したように、各画素回路20において、有機EL素子21は、発光制御信号EM(p)がハイレベルからローレベルに変化してから発光制御信号EM(p)がローレベルからハイレベルに変化するまでの期間に発光する(図4および図5を参照)。従って、上記の例で1行目および16行目に着目すると、1行目については図14における期間TLaが発光期間となり、16行目については図14における期間TLbが発光期間となる。ここで、期間TLaにはエミッションクロック信号EMCK1,EMCK2のパルス幅の狭い期間が多く含まれているのに対して、期間TLbにはエミッションクロック信号EMCK1,EMCK2のパルス幅の狭い期間は少ししか含まれていない。それ故、1行目の発光期間TLaは16行目の発光期間TLbよりも短い。このように、第1表示領域210に含まれる画素回路20内の有機EL素子21の発光期間は、第2表示領域220に含まれる画素回路20内の有機EL素子21の発光期間よりも短い。このような行ごとの発光期間の長さの違いは、或る行と他の行との間での輝度差を引き起こし得る。そこで、発光期間の長さの違いに起因する輝度差の発生を抑制するため対策が施されることが好ましい。以下、2つの対策例(第1の対策例および第2の対策例)について説明する。
[0055]
 まず、第1の対策例について説明する。この例では、発光期間の短い行に含まれる画素回路20では発光期間の長い行に含まれる画素回路20に比べて大きな駆動電流が有機EL素子21に流れるように、データ信号の電圧値(データ信号線SLに印加される電圧の値)に補正が施される。これに関し、ソースドライバ500は、表示制御回路100から送られるデジタル映像信号DVに基づいてデータ信号を生成する。従って、データ信号の電圧値の補正は、表示制御回路100がデジタル映像信号DVの値に補正を施すことによって実現される。
[0056]
 次に、第2の対策例について説明する。この例では、エミッションスタートパルス信号EMSPおよびエミッションクロック信号EMCK1,EMCK2に基づきエミッションドライバ400によって発光制御線EM(1)~EM(M)が駆動されるのではなく、表示制御回路100が全ての発光制御線EM(1)~EM(M)に対してそれぞれ直接に発光制御信号を与える。このとき、表示制御回路100は、全ての発光制御線EM(1)~EM(M)で発光制御信号が同じ長さの期間だけローレベルで維持されるようにする。これにより、全ての行の発光期間の長さが同じになる。但し、この例では、表示制御回路100と表示部200内の発光制御線EM(1)~EM(M)とをそれぞれ接続する信号線(発光制御信号を伝達する信号線)がM本必要となる。従って、この例は、高解像度の表示装置には適していない。
[0057]
 <1.6 効果>
 本実施形態によれば、有機EL表示装置において、表示部200には2つの表示領域である第1表示領域210および第2表示領域220が設けられ、第1表示領域210に配設されているデータ信号線(第1データ信号線SLa)と第2表示領域220に配設されているデータ信号線(第2データ信号線SLb)との電気的な接続状態を制御するためのスイッチ252が設けられる。当該スイッチ252のオン/オフは、表示制御回路100から送られるスイッチ制御信号SWCTLによって制御される。そして、第1表示領域210に含まれる画素回路20にデータ信号が書き込まれる際にはスイッチ252はオンにされ、第2表示領域220に含まれる画素回路20にデータ信号が書き込まれる際にはスイッチ252はオフにされる。ところで、一般に、データ信号線の充放電に要する消費電力は、駆動周波数とデータ信号線の負荷(配線負荷)とデータ信号の電圧振幅とデータ信号線の本数との積に比例する。第1表示領域210に含まれる画素回路20にデータ信号が書き込まれる際には、スイッチ252が設けられていることにより、各データ信号線の配線負荷が本来よりも大きくなる。しかしながら、第2表示領域220に含まれる画素回路20にデータ信号が書き込まれる際には、第1データ信号線SLaと第2データ信号線SLbとが電気的に切り離された状態となるため、各データ信号線の配線負荷が本来よりも小さくなる。これによって低減される消費電力は、第1表示領域210に含まれる画素回路20にデータ信号が書き込まれる際の配線負荷増大に伴って増大する消費電力よりも大きい。従って、全体としては、従来と比較して消費電力は低減される。また、第2表示領域220に含まれる画素回路20にデータ信号が書き込まれる際には各データ信号線の配線負荷が本来よりも小さくなるので、表示上の問題が生じない程度にデータ信号の書き込み期間を短くすることができる。そこで、本実施形態では、上述したように、第2書き込み期間(第2垂直走査期間Tbにおけるデータ書き込み期間)TW2が、第1書き込み期間(第1垂直走査期間Taにおけるデータ書き込み期間)TW1よりも短くなっている。その結果、走査信号線1本当たりの駆動時間が従来よりも短くなっている。以上のように、本実施形態によれば、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。
[0058]
 また、消費電力が低減されることにより、次のような効果が期待される。まず、LSIなどで実現されるソースドライバ500の小型化およびそれに伴うコスト低減が期待される。また、携帯電話等において充電後の使用可能時間が長くなる。さらに、装置に使用する電池の小型化が可能となることから、装置のデザインの自由度が向上し、魅力的なデザインの実現が期待される。また、表示装置からの放射ノイズが低減される。さらにまた、駆動電圧を高いレベルで維持することが可能となるので、ダイナミックレンジの拡大やゲート制御信号GCTLの振幅拡大を図ることができる。
[0059]
 <2.第2の実施形態>
 第2の実施形態について説明する。但し、以下では、主に、第1の実施形態と異なる点について説明する。
[0060]
 <2.1 概要>
 有機EL表示装置の機能構成、表示部200の構成、画素回路20の構成、および接続制御部250内のスイッチ252の制御については、上記第1の実施形態と同様である。上記第1の実施形態においては、従来の構成と比較して、垂直期間が短くなっていた。これに対して、本実施形態における垂直期間は、従来の構成における垂直期間と同じ長さである。以下、本実施形態における駆動方法について説明する。
[0061]
 <2.2 有機ELパネルの駆動方法>
 図15は、本実施形態における駆動方法について説明するための信号波形図である。上記第1の実施形態と同様、第1垂直走査期間Taには、接続制御部250内のスイッチ252がオンになった状態で走査信号GL(1)~GL(8)が順次に所定期間ずつローレベルとなり、第2垂直走査期間Tbには、接続制御部250内のスイッチ252がオフになった状態で走査信号GL(9)~GL(16)が順次に所定期間ずつローレベルとなる。また、上記第1の実施形態と同様、第2書き込み期間(各第2走査信号線にオンレベルの走査信号が印加される期間)TW2は、第1書き込み期間(各第1走査信号線にオンレベルの走査信号が印加される期間)TW1よりも短い(図11参照)。
[0062]
 図16は、従来の構成における垂直期間TV0と本実施形態における垂直期間TV2とを比較するための図である。上述したように、本実施形態における垂直期間TV2は、従来の構成における垂直期間TV0と同じ長さである。換言すれば、本実施形態における垂直期間TV2が従来の構成における垂直期間TV0(すなわち、第2垂直走査期間Tbが第1垂直走査期間Taと同じ長さであると仮定した場合の垂直期間)と同じ長さとなるように、垂直帰線期間TFの長さが設定されている。
[0063]
 図16から把握されるように、本実施形態における垂直帰線期間TFは、従来の構成における垂直帰線期間TF0に比べて、期間TUだけ長くなっている。従って、当該期間TUを表示のための駆動動作以外の処理に用いることが可能となる。
[0064]
 <2.3 効果>
 本実施形態によれば、上記第1の実施形態と同様、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。また、従来に比べて垂直帰線期間TFが長くなる(図16参照)。従って、例えば、この有機EL表示装置がタッチパネルを備えていれば、期間TUにタッチ検出のための処理を行うことができる。垂直帰線期間TFには、表示のための駆動動作が行われていないため、有機ELパネル6の表面に生じるノイズは顕著に少ない。それ故、期間TUを含む垂直帰線期間TFにタッチ検出のための処理を行うことにより、タッチ検出の精度を高めることができる。このように、表示のための駆動動作以外の処理を従来よりも精度良く行うことが可能となる。
[0065]
 <3.第3の実施形態>
 <3.1 概要>
 有機EL表示装置の機能構成、表示部200の構成、画素回路20の構成、および接続制御部250内のスイッチ252の制御については、上記第1の実施形態と同様である。上記第1の実施形態においては、第2垂直走査期間Tbは第1垂直走査期間Taよりも短くなっていた。これに対して、本実施形態においては、第2垂直走査期間Tbは第1垂直走査期間Taと同じ長さとなる。また、上記第1の実施形態においては、従来の構成に比べて垂直期間が短くなっていた。これに対して、上記第2の実施形態と同様、本実施形態における垂直期間は、従来の構成における垂直期間と同じ長さである。以下、本実施形態における駆動方法について説明する。
[0066]
 <3.2 有機ELパネルの駆動方法>
 図17は、本実施形態における駆動方法について説明するための信号波形図である。図18は、図17で符号82を付した部分の拡大図である。また、図19のA部には第1垂直走査期間Taにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示し、図19のB部には第2垂直走査期間Tbにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示している。上記第1の実施形態と同様、第1垂直走査期間Taには、接続制御部250内のスイッチ252がオンになった状態で走査信号GL(1)~GL(8)が順次に所定期間ずつローレベルとなり、第2垂直走査期間Tbには、接続制御部250内のスイッチ252がオフになった状態で走査信号GL(9)~GL(16)が順次に所定期間ずつローレベルとなる。また、上記第1の実施形態と同様、第2書き込み期間(各第2走査信号線にオンレベルの走査信号が印加される期間)TW2は、第1書き込み期間(各第1走査信号線にオンレベルの走査信号が印加される期間)TW1よりも短い(図19参照)。
[0067]
 ところで、図19に示すように、本実施形態においては、ゲートクロック信号GCKに関し、第1垂直走査期間Taにはハイレベルで維持される期間とローレベルで維持される期間とが同じ長さになっているが(A部を参照)、第2垂直走査期間Tbにはローレベルで維持される期間がハイレベルで維持される期間よりも短い(B部を参照)。このように、第1垂直走査期間Taにおけるゲートクロック信号GCKのデューティ比と第2垂直走査期間Tbにおけるゲートクロック信号GCKのデューティ比とは異なっている。ゲートクロック信号GCKのクロック周期は、第1垂直走査期間Taと第2垂直走査期間Tbとで同じである。ゲートクロック信号GCKの波形がこのように変化するため、第2書き込み期間は第1書き込み期間よりも短いが、第2垂直走査期間Tbは第1垂直走査期間Taとほぼ同じ長さである。それ故、従来とほぼ同じ長さの垂直帰線期間TFが設けられることによって、上述したように、本実施形態における垂直期間TV3は、従来の構成における垂直期間TV0と同じ長さとなっている(図20参照)。
[0068]
 <3.3 効果>
 本実施形態によれば、上記第1の実施形態と同様、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。また、第2書き込み期間TW2は第1書き込み期間TW1よりも短く、第1書き込み期間TW1は従来の構成におけるデータ書き込み期間と同じ長さである。すなわち、第2書き込み期間TW2は従来の構成におけるデータ書き込み期間よりも短くなる。従って、第2垂直走査期間Tbにおける水平帰線期間の長さが、従来の構成における水平帰線期間に比べて、図21における期間TKだけ長くなる。これにより、第2垂直走査期間Tbにおける水平帰線期間に例えば表示のための駆動動作以外の処理を行うことが可能となる。
[0069]
 <4.第4の実施形態>
 <4.1 概要>
 上記第1~第3の実施形態においては、切替信号線SWL(図3参照)の配線負荷は比較的小さいことを想定し、第1垂直走査期間Taの終了後にすぐに第2垂直走査期間Tbが開始されていた。これに対して、本実施形態においては、次の理由により、第1垂直走査期間Taと第2垂直走査期間Tbとの間に遷移期間が設けられる。第2垂直走査期間Tbには、接続制御部250内のスイッチ252がオフ状態となるよう、スイッチ制御信号SWCTLはハイレベルになっていなければならない。ところが、切替信号線SWLの配線負荷が大きい場合、第2垂直走査期間Tbの開始後にスイッチ制御信号SWCTLが速やかにローレベルからハイレベルへと変化しない可能性がある。この場合、例えば図18に示したケースにおいて、データ信号線SLの配線負荷が大きい状態で9行目の画素回路20へのデータ信号の書き込みが行われることになる。その結果、充電不足が生じ得る。そこで、第2垂直走査期間Tbの開始時点にはスイッチ制御信号SWCTLがハイレベルになっているように(スイッチ252がオフ状態となるように)、遷移期間が設けられる。なお、各垂直期間において、第2垂直走査期間Tbよりも第1垂直走査期間Taの方が先に現れても良いし、第1垂直走査期間Taよりも第2垂直走査期間Tbの方が先に現れても良い。すなわち、第1垂直走査期間Taおよび第2垂直走査期間Tbのうち先に現れる期間の終了時点と後で現れる期間の開始時点との間に、スイッチ252のオン/オフが変化するようスイッチ制御信号SWCTLのレベルを変化させるための遷移期間が設けられる。なお、以下ではゲートクロック信号GCK1,GCK2の波形が第3の実施形態と同様に変化する場合を例に挙げて説明する。
[0070]
 <4.2 有機ELパネルの駆動方法>
 図22は、本実施形態における信号波形と上記第3の実施形態における信号波形とを比較して示した図である。本実施形態においても、第1垂直走査期間Taには、接続制御部250内のスイッチ252がオンになった状態で走査信号GL(1)~GL(8)が順次に所定期間ずつローレベルとなり、第2垂直走査期間Tbには、接続制御部250内のスイッチ252がオフになった状態で走査信号GL(9)~GL(16)が順次に所定期間ずつローレベルとなる。
[0071]
 ここで、図22に示すように、第1垂直走査期間Taの終了時点と第2垂直走査期間Tbの開始時点との間に1水平走査期間に相当する長さの遷移期間TSが設けられている。この遷移期間TS中にスイッチ制御信号SWCTLがローレベルからハイレベルへと変化している。なお、この遷移機間Tsは、第1垂直走査期間Taの終了後にすぐに走査信号GL(9)が立ち下がることのないようゲートクロック信号GCK1,GCK2の波形が調整されることによって実現される。
[0072]
 ところで、1水平走査期間に相当する長さの遷移期間TSが設けられたことによって、当該遷移期間TSが設けられていない場合と比較して第2垂直走査期間Tbにおける各第2走査信号線GL(9)~GL(16)の走査タイミング(各走査信号をハイレベルからローレベルに変化させるタイミング)および各行に対応するデータ信号のソースドライバ500からの出力タイミングが1水平走査期間だけずれてしまう。そこで、本実施形態においては、遷移期間TSが設けられていない場合と比較して、垂直帰線期間を短くしている。従って、図22に示すように、本実施形態における垂直帰線期間TF4は、上記第3の実施形態における垂直帰線期間TF3よりも短くなっている。これにより、本実施形態における垂直期間TV4は、上記第3の実施形態における垂直期間TV3と同じ長さになっている。すなわち、本実施形態と上記第3の実施形態とでフレーム周波数は同じになっている。
[0073]
 なお、遷移期間TSの長さは1水平走査期間に相当する長さには限定されず、接続制御部250内のスイッチ252のオン/オフが変化するのに充分な長さの遷移期間TSが設けられれば良い。
[0074]
 <4.3 効果>
 本実施形態によれば、切替信号線SWLの配線負荷が大きい場合でも、充電不足などに起因する表示不良を引き起こすことなく、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。
[0075]
 <5.第5の実施形態>
 <5.1 概要>
 有機EL表示装置の機能構成、表示部200の構成、画素回路20の構成、および接続制御部250内のスイッチ252の制御については、上記第1の実施形態と同様である。本実施形態に係る有機EL表示装置には、表示モードとして、駆動周波数を第1周波数とする第1モード(低速モード)と、駆動周波数を第1周波数よりも高い第2周波数とする第2モード(高速モード)とが用意されている。そして、図23に示すように任意のタイミングで第1モードと第2モードとの切り替えが行われる。第2モードでは、上記第1~第4の実施形態と同様、第2書き込み期間TW2は第1書き込み期間TW1より短い。これに対して、第1モードでは、第2書き込み期間TW2は第1書き込み期間TW1と同じ長さである。また、例えば、第1モードでは、第1垂直走査期間Taと第2垂直走査期間Tbとは同じ長さであり、第2モードでは、第2垂直走査期間Tbは第1垂直走査期間Taよりも短い。
[0076]
 第1モードにおいても第2モードにおいても、第1垂直走査期間(第1表示領域210に含まれる画素回路20へのデータ信号の書き込みが行われる期間)Taにはスイッチ制御信号SWCTLがローレベルで維持されることによって接続制御部250内のスイッチ252はオン状態で維持され、第2垂直走査期間(第2表示領域220に含まれる画素回路20へのデータ信号の書き込みが行われる期間)Tbにはスイッチ制御信号SWCTLがハイレベルで維持されることによって接続制御部250内のスイッチ252はオフ状態で維持される。従って、第1モードにおいても第2モードにおいても、第2垂直走査期間Tbにはデータ信号線SLの配線負荷が本来(スイッチ252が設けられていない従来の構成)よりも小さくなった状態で画素回路20へのデータ信号の書き込みが行われる。
[0077]
 配線負荷が本来よりも小さくなると、書き込み期間の長さを本来よりも短くすることができる。ところが、上述したように、第1モードでは、第2書き込み期間TW2は第1書き込み期間TW1と同じ長さ(すなわち本来の長さ)である。このことは、第1モードにおいて、第1表示領域210での充電率と第2表示領域220での充電率との差を引き起こし得る。そこで、本実施形態においては、第1モードでは、ソースドライバ500の出力アンプのバイアス電流の調整が行われる。詳しくは、第1モードでは、第2垂直走査期間Tbには第1垂直走査期間Taに比べてバイアス電流が小さくされる。
[0078]
 <5.2 バイアス電流の調整に関わる構成要素について>
 以下、バイアス電流の調整に関わる構成要素について説明する。図24は、ソースドライバ500の概略構成図である。図24に示すように、ソースドライバ500は、データ信号生成部510とバッファ部520とによって構成されている。データ信号生成部510は、デジタル映像信号DVとソース制御信号SCTLとに基づいて、データ信号を生成する。バッファ部520は、各データ信号線SLに対応して設けられた出力アンプを含み、各データ信号線SLにデータ信号を印加する。バッファ部520内の出力アンプは、データ信号生成部510で生成されたデータ信号としての電圧にインピーダンス変換を施して、変換後の電圧をソースバスラインSLに印加する。
[0079]
 次に、1本のソースバスラインSLに対応する出力アンプの構成について説明する。図25に示すように、出力アンプはオペアンプ522を含んでいる。オペアンプ522の非反転入力端子には、データ信号生成部510から出力された電圧(階調電圧)Vinが与えられる。オペアンプ522の反転入力端子には、当該オペアンプ522からの出力が与えられる。すなわち、このオペアンプ522には負帰還がかかる。また、オペアンプ522からの出力Voutは、データ信号としてソースバスラインSLに与えられる。以上のように、本実施形態における出力アンプは、ボルテージフォロワ回路である。
[0080]
 オペアンプ522には、例えば図26に示すような構成の差動増幅器5220が含まれている。差動増幅器5220には、回路に流れる定電流の大きさを制御することのできる可変定電流源5221が含まれている。この可変定電流源5221が回路内に供給する定電流の大きさは、例えば表示制御回路100から送られるバイアス電流制御信号BCTLによって制御される。このようにして差動増幅器5220内を流れる定電流の大きさが制御されることによって、出力アンプのバイアス電流の大きさが変化する。
[0081]
 <5.3 効果>
 本実施形態によれば、第2モード(高速モード)では、上記第1~第4の実施形態のいずれかと同様の駆動が行われる。このため、第2モードにおいては、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることができる。また、第1モード(低速モード)では、第2垂直走査期間Tbにはソースドライバ500内の出力アンプのバイアス電流の大きさが第1垂直走査期間Taよりも小さくされる。このため、第1モードにおいても消費電力が従来よりも低減される。
[0082]
 <6.変形例>
 上記各実施形態では表示部200には2つの表示領域(第1表示領域210および第2表示領域220)が設けられていたが、これには限定されず、3つ以上の表示領域が表示部200に設けられていても良い。以下、表示部200に3つの表示領域(第1表示領域210、第2表示領域220、および第3表示領域230)が設けられている例を変形例として説明する。
[0083]
 図27は、本変形例における表示部200の構成について説明するための図である。上述したように、本変形例においては、第1表示領域210および第2表示領域220に加えて第3表示領域230が表示部200に設けられている。第1表示領域210と第2表示領域220と第3表示領域230とにそれぞれ異なる画像を表示することができる。第3表示領域230は、第1表示領域210を基準として第2表示領域220とは反対側に設けられている。なお、第3表示領域230に配設されているデータ信号線を「第3データ信号線」といい、第3表示領域230に配設されている走査信号線を「第3走査信号線」という。
[0084]
 上記第1の実施形態と同様、第2表示領域220と第1表示領域210との間に接続制御部250が設けられていて、接続制御部250には、第2データ信号線SLbと第1データ信号線SLaとの電気的な接続状態を制御するためのスイッチ252が設けられている。なお、本変形例に関しては、接続制御部250のことを「第1接続制御部」といい、スイッチ252のオン/オフを制御する信号を「第1スイッチ制御信号」といい、第1スイッチ制御信号を伝達する信号線を「第1切替信号線」という。
[0085]
 また、図27に示すように、第1表示領域210と第3表示領域230との間には第2接続制御部260が設けられている。第2接続制御部260には、J本のデータ信号線SL(1)~SL(J)と交差するようM本の走査信号線GL(1)~GL(M)と平行に延びる第2切替信号線SWL2が配設されている。さらに、第2接続制御部260には、J本のデータ信号線SL(1)~SL(J)と第2切替信号線SWL2との交差部に設けられたJ個のスイッチ(アナログスイッチ)262が含まれている。第1データ信号線SLa(1)~SLa(J)と第3データ信号線SLc(1)~SLc(J)とは、それぞれ対応するスイッチ262を介して接続されている。第2切替信号線SWL2は、J個のスイッチ262のオン/オフを制御する第2スイッチ制御信号SWCTL2を伝達する。スイッチ262については、制御端子は第2切替信号線SWL2に接続され、第1導通端子はコンタクトホールを介して第3データ信号線SLcに接続され、第2導通端子はコンタクトホールを介して第1データ信号線SLaに接続されている。このような構成により、スイッチ262は第3データ信号線SLcと第1データ信号線SLaとの電気的な接続状態を制御するよう機能する。なお、本変形例においては、スイッチ252によって第1スイッチング素子が実現され、スイッチ262によって第2スイッチング素子が実現されている。
[0086]
 本変形例においては、有効垂直走査期間において、「第3垂直走査期間(複数の第3走査信号線に順次にオンレベルの走査信号が印加されることにより第3表示領域230に含まれる画素回路20へのデータ信号の書き込みが行われる期間)Tc、第1垂直走査期間Ta、第2垂直走査期間Tb」という順序で各期間が現れる。図28のA部には第3垂直走査期間Tcにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示し、図28のB部には第1垂直走査期間Taにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示し、図28のC部には第2垂直走査期間Tbにおけるゲートクロック信号GCKおよび走査信号GLの波形例を示している。第3表示領域230に含まれる画素回路20にデータ信号が書き込まれるよう各第3走査信号線にオンレベルの走査信号が印加される期間を「第3書き込み期間」と定義すると、図28に示すように、ゲートドライバ300は、第1書き込み期間TW1を第3書き込み期間TW3よりも短くし、第2書き込み期間TW2を第1書き込み期間TW1よりも短くする。
[0087]
 以上のような前提下、図29に示すように、第3垂直走査期間Tcには、第1スイッチ制御信号SWCTL1はローレベルかつ第2スイッチ制御信号SWCTL2はローレベルとなる。このため、スイッチ252はオン状態かつスイッチ262はオン状態となる。これにより、第2データ信号線SLbと第1データ信号線SLaと第3データ信号線SLcとは電気的に接続された状態となり、ソースドライバ500から第2データ信号線SLbおよび第1データ信号線SLaを介して第3データ信号線SLcへとデータ信号が供給される。
[0088]
 また、第1垂直走査期間Taには、第1スイッチ制御信号SWCTL1はローレベルかつ第2スイッチ制御信号SWCTL2はハイレベルとなる。このため、スイッチ252はオン状態かつスイッチ262はオフ状態となる。これにより、第2データ信号線SLbと第1データ信号線SLaとは電気的に接続され、第1データ信号線SLaと第3データ信号線SLcとは電気的に切り離された状態となる。その結果、データ信号線SLの配線負荷が本来よりも小さくなった状態で、ソースドライバ500から第2データ信号線SLbを介して第1データ信号線SLaへとデータ信号が供給される。
[0089]
 さらに、第2垂直走査期間Tbには、第1スイッチ制御信号SWCTL1はハイレベルかつ第2スイッチ制御信号SWCTL2はハイレベルとなる。このため、スイッチ252はオフ状態かつスイッチ262はオフ状態となる。これにより、第2データ信号線SLbは第1データ信号線SLaおよび第3データ信号線SLcと電気的に切り離され、データ信号線SLの配線負荷は本来よりも顕著に小さくなる。このようにデータ信号線SLの配線負荷が本来よりも顕著に小さくなった状態で、ソースドライバ500から第2データ信号線SLbにデータ信号が供給される。
[0090]
 以上のように、本変形例においても、消費電力を低減しつつ走査信号線1本当たりの駆動時間を従来よりも短くすることのできる表示装置が実現される。
[0091]
 <7.その他>
 上記各実施形態および上記変形例では有機EL表示装置を例に挙げて説明したが、これには限定されず、液晶表示装置、無機EL表示装置、QLED表示装置などにも本発明を適用することができる。また、バーチャルリアリティ(VR)用途の表示装置にも本発明を適用することができる。

符号の説明

[0092]
6…有機EL表示パネル
20…画素回路
21…有機EL発光素子
100…表示制御回路
200…表示部
210…第1表示領域
220…第2表示領域
230…第3表示領域
250…接続制御部(第1接続制御部)
252…接続制御部(第1接続制御部)内のスイッチ
260…第2接続制御部
262…第2接続制御部内のスイッチ
300…ゲートドライバ
400…エミッションドライバ
500…ソースドライバ
SL,SL(1)~SL(J)…データ信号線
SLa,SLa(1)~SLa(J)…第1データ信号線
SLb,SLb(1)~SLb(J)…第2データ信号線
SLc,SLc(1)~SLc(J)…第3データ信号線

請求の範囲

[請求項1]
 表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 前記走査信号線駆動回路は、前記第2表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第2走査信号線にオンレベルの走査信号を印加する第2書き込み期間を、前記第1表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第1走査信号線にオンレベルの走査信号を印加する第1書き込み期間よりも短くすることを特徴とする、表示装置。
[請求項2]
 前記複数の第1走査信号線に順次にオンレベルの走査信号が印加される第1垂直走査期間は、前記複数の第2走査信号線に順次にオンレベルの走査信号が印加される第2垂直走査期間よりも長いことを特徴とする、請求項1に記載の表示装置。
[請求項3]
 前記走査信号線駆動回路は、走査クロック信号に基づいて前記複数の走査信号線に前記走査信号を印加し、
 前記第1スイッチング素子がオフ状態であるときの前記走査クロック信号のクロック周波数は、前記第1スイッチング素子がオン状態であるときの前記走査クロック信号のクロック周波数よりも高いことを特徴とする、請求項2に記載の表示装置。
[請求項4]
 前記表示パネルは、
  前記複数の走査信号線のそれぞれに対応するように設けられた複数の発光制御線と、
  前記複数の発光制御線に発光制御信号を印加する発光制御線駆動回路と
を含み、
 各画素回路は、対応する発光制御線に印加される発光制御信号によって発光状態が制御される発光素子を含み、
 前記第1表示領域に含まれる画素回路内の発光素子の発光期間は、前記第2表示領域に含まれる画素回路内の発光素子の発光期間よりも短いことを特徴とする、請求項2または3に記載の表示装置。
[請求項5]
 各行に含まれる画素回路への前記データ信号の書き込みが行われる際に、当該各行に含まれる画素回路内の発光素子の発光期間の長さに応じて前記データ信号の電圧値が補正されることを特徴とする、請求項4に記載の表示装置。
[請求項6]
 前記第2垂直走査期間が前記第1垂直走査期間と同じ長さであると仮定した場合よりも垂直期間が短くなるように垂直帰線期間の長さが設定されていることを特徴とする、請求項2から5までのいずれか1項に記載の表示装置。
[請求項7]
 前記第2垂直走査期間が前記第1垂直走査期間と同じ長さであると仮定した場合と垂直期間が同じ長さとなるように垂直帰線期間の長さが設定されていることを特徴とする、請求項2から5までのいずれか1項に記載の表示装置。
[請求項8]
 前記複数の第1走査信号線に順次にオンレベルの走査信号が印加される第1垂直走査期間と前記複数の第2走査信号線に順次にオンレベルの走査信号が印加される第2垂直走査期間とは同じ長さであることを特徴とする、請求項1に記載の表示装置。
[請求項9]
 前記走査信号線駆動回路は、走査クロック信号に基づいて前記複数の走査信号線に前記走査信号を印加し、
 前記第1スイッチング素子がオフ状態であるときの前記走査クロック信号のデューティ比と前記第1スイッチング素子がオン状態であるときの前記走査クロック信号のデューティ比とが異なることを特徴とする、請求項8に記載の表示装置。
[請求項10]
 前記表示パネルは、前記第1表示領域を基準として前記第2表示領域とは反対側に設けられた第3表示領域を含み、
 各データ信号線は、前記第1データ信号線および前記第2データ信号線に加え、前記第3表示領域に配設された第3データ信号線を含み、
 前記表示パネルは、更に、制御端子と、前記第3データ信号線に接続された第1導通端子と、前記第1データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第2スイッチング素子を含むことを特徴とする、請求項1から9までのいずれか1項に記載の表示装置。
[請求項11]
 前記第2スイッチング素子の制御端子には、前記第1切替信号とは異なる第2切替信号が与えられることを特徴とする、請求項10に記載の表示装置。
[請求項12]
 前記複数の走査信号線は、更に、前記第3表示領域に配設された複数の第3走査信号線を含み、
 前記走査信号線駆動回路が前記複数の第3走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、かつ、前記第2スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、かつ、前記第2スイッチング素子はオフ状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、かつ、前記第2スイッチング素子はオフ状態となることを特徴とする、請求項11に記載の表示装置。
[請求項13]
 前記複数の第1走査信号線に順次にオンレベルの走査信号が印加される第1垂直走査期間および前記複数の第2走査信号線に順次にオンレベルの走査信号が印加される第2垂直走査期間のうち先に現れる期間の終了時点と後で現れる期間の開始時点との間に、前記第1スイッチング素子のオン/オフが変化するよう前記第1切替信号のレベルを変化させるための遷移期間が設けられていることを特徴とする、請求項1から12までのいずれか1項に記載の表示装置。
[請求項14]
 前記表示パネルは、
  前記複数の走査信号線のそれぞれに対応するように設けられた複数の発光制御線と、
  前記複数の発光制御線に発光制御信号を印加する発光制御線駆動回路と
を含み、
 各画素回路は、対応する発光制御線に印加される発光制御信号によって発光状態が制御される発光素子としての有機発光ダイオードを含んでいることを特徴とする、請求項1、2、3、8、および9のいずれか1項に記載の表示装置。
[請求項15]
 表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 表示モードとして、駆動周波数を第1周波数とする第1モードと、駆動周波数を前記第1周波数よりも高い第2周波数とする第2モードとが用意され、
 前記第1モードでは、前記第1表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第1走査信号線にオンレベルの走査信号が印加される第1書き込み期間と前記第2表示領域に含まれる画素回路に前記データ信号が書き込まれるよう各第2走査信号線にオンレベルの走査信号が印加される第2書き込み期間とは同じ長さであり、
 前記第2モードでは、前記第2書き込み期間は前記第1書き込み期間よりも短いことを特徴とする、表示装置。
[請求項16]
 表示パネルに配置された複数の画素回路にデータ信号を書き込むことによって画像を表示する表示装置であって、
 前記表示パネルは、
  前記データ信号を伝達する複数のデータ信号線と、
  前記複数のデータ信号線と交差する複数の走査信号線と、
  前記複数のデータ信号線と前記複数の走査信号線との交差部に対応して設けられた、複数行×複数列の画素マトリクスを構成する前記複数の画素回路と、
  前記複数のデータ信号線に前記データ信号を印加するデータ信号線駆動回路と、
  前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
  前記複数のデータ信号線が配設された、第1表示領域および第2表示領域と
を含み、
 前記第1表示領域と前記第2表示領域とは、前記複数のデータ信号線が延びる方向に並べて配置され、
 各データ信号線は、前記第1表示領域に配設された第1データ信号線と前記第2表示領域に配設された第2データ信号線とを含み、
 前記複数の走査信号線は、前記第1表示領域に配設された複数の第1走査信号線と前記第2表示領域に配設された複数の第2走査信号線とからなり、
 前記データ信号線駆動回路は、前記第1データ信号線よりも前記第2データ信号線の方が先に前記データ信号が印加されるよう、前記第2表示領域の一端に設けられ、
 前記表示パネルは、更に、第1切替信号が与えられる制御端子と、前記第1データ信号線に接続された第1導通端子と、前記第2データ信号線に接続された第2導通端子とを有する、各データ信号線に対応して設けられた第1スイッチング素子を含み、
 前記走査信号線駆動回路が前記複数の第1走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオン状態となり、
 前記走査信号線駆動回路が前記複数の第2走査信号線のいずれかにオンレベルの走査信号を印加しているときには、前記第1スイッチング素子はオフ状態となり、
 表示モードとして、駆動周波数を第1周波数とする第1モードと、駆動周波数を前記第1周波数よりも高い第2周波数とする第2モードとが用意され、
 前記第1モードでは、前記複数の第1走査信号線に順次にオンレベルの走査信号が印加される第1垂直走査期間と前記複数の第2走査信号線に順次にオンレベルの走査信号が印加される第2垂直走査期間とは同じ長さであり、
 前記第2モードでは、前記第2垂直走査期間は前記第1垂直走査期間よりも短いことを特徴とする、表示装置。
[請求項17]
 前記データ信号線駆動回路は、
  前記データ信号を生成するデータ信号生成部と、
  前記複数のデータ信号線に前記データ信号を出力する、各データ信号線に対応して設けられた出力アンプを含むバッファ部と
を有し、
 前記第1モードでは、前記第2垂直走査期間における前記出力アンプのバイアス電流は、前記第1垂直走査期間における前記出力アンプのバイアス電流よりも小さいことを特徴とする、請求項16に記載の表示装置。

図面

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[ 図 4]

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[ 図 14]

[ 図 15]

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[ 図 29]