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1. WO2020163128 - COMMUNICATIONS DE POSTE À POSTE ACTIVÉES PAR MATRICE PCIE

Numéro de publication WO/2020/163128
Date de publication 13.08.2020
N° de la demande internationale PCT/US2020/015555
Date du dépôt international 29.01.2020
CIB
G06F 12/1009 2016.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
10Traduction d'adresses
1009avec tables de pages, p.ex. structures de table de page
G06F 12/10 2016.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
10Traduction d'adresses
CPC
G06F 13/28
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
20for access to input/output bus
28using burst mode transfer, e.g. direct memory access ; DMA; , cycle steal
G06F 13/4022
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4022using switching circuits, e.g. switching matrix, connection or expansion network
G06F 13/4221
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4204on a parallel bus
4221being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
G06F 13/4234
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4204on a parallel bus
4234being a memory bus
G06F 13/4295
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4282on a serial bus, e.g. I2C bus, SPI bus
4295using an embedded synchronisation
G06F 2213/0026
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2213Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
0026PCI express
Déposants
  • LIQID INC. [US]/[US]
Inventeurs
  • CANNATA, James Scott
  • LONG, Christopher R.
  • PURI, Sumit
  • SCHRAMM, Bryan
Mandataires
  • BOVITZ, David J.
  • ARMENT, Brian L.
  • ARMENT, Keith M.
  • BAILEY, Robert A.
  • MUINO, Patrick L.
  • ROCHE, Stephen S.
  • SETTER, Michael J.
Données relatives à la priorité
16/267,62305.02.2019US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) PCIE FABRIC ENABLED PEER-TO-PEER COMMUNICATIONS
(FR) COMMUNICATIONS DE POSTE À POSTE ACTIVÉES PAR MATRICE PCIE
Abrégé
(EN)
Computing architectures, platforms, and systems are provided herein. In one example, a computing system is provided. The computing system includes a management processor configured to initiate a peer-to-peer arrangement between a first peripheral component interconnect express (PCIe) device and a second PCIe device over a PCIe fabric comprising one or more PCIe switches. The peer-to-peer arrangement is established to detect data transfers from the first PCIe device directed to addresses corresponding to an address range established for the second PCIe device by a peer-to-peer management entity executed on a host processor, and redirect the data transfers over the PCIe fabric to the second PCIe device such that the data transfers are received by the second PCIe device without passing through the host processor.
(FR)
L’invention concerne des architectures informatiques, des plateformes et des systèmes. Dans un exemple, l'invention concerne un système informatique. Le système informatique comprend un processeur de gestion configuré pour déclencher un agencement de poste à poste entre un premier dispositif express d'interconnexion de composants périphériques (PCIe) et un second dispositif PCIe sur une matrice PCIe comprenant un ou plusieurs commutateurs PCIe. L'agencement de poste à poste est établi pour détecter les transferts de données depuis le premier dispositif PCIe vers des adresses correspondant à une plage d'adresses établie pour le second dispositif PCIe par une entité de gestion de poste à poste exécutée sur un processeur hôte, puis rediriger les transferts de données sur la matrice PCIe vers le second dispositif PCIe de façon à ce que les transferts de données soient reçus par le second dispositif PCIe sans passer par le processeur hôte.
Également publié en tant que
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