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1. WO2020156508 - PROCÉDÉ ET DISPOSITIF D'EXPLOITATION SUR LA BASE D'UNE PUCE AVEC RÉSEAU D'EXPLOITATION, ET PUCE

Numéro de publication WO/2020/156508
Date de publication 06.08.2020
N° de la demande internationale PCT/CN2020/074096
Date du dépôt international 31.01.2020
CIB
G06N 3/04 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
NSYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3Systèmes de calculateurs basés sur des modèles biologiques
02utilisant des modèles de réseaux neuronaux
04Architecture, p.ex. topologie d'interconnexion
CPC
G06N 3/0454
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
NCOMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3Computer systems based on biological models
02using neural network models
04Architectures, e.g. interconnection topology
0454using a combination of multiple neural nets
G06N 3/063
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
NCOMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3Computer systems based on biological models
02using neural network models
06Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
063using electronic means
Déposants
  • 腾讯科技(深圳)有限公司 TENCENT TECHNOLOGY (SHENZHEN) COMPANY LIMITED [CN]/[CN]
Inventeurs
  • 李嘉昕 LI, Jiaxin
Mandataires
  • 广州华进联合专利商标代理有限公司 ADVANCE CHINA IP LAW OFFICE
Données relatives à la priorité
201910101463.X31.01.2019CN
Langue de publication chinois (ZH)
Langue de dépôt chinois (ZH)
États désignés
Titre
(EN) METHOD AND DEVICE FOR OPERATING ON BASIS OF CHIP WITH OPERATION ARRAY, AND CHIP
(FR) PROCÉDÉ ET DISPOSITIF D'EXPLOITATION SUR LA BASE D'UNE PUCE AVEC RÉSEAU D'EXPLOITATION, ET PUCE
(ZH) 基于具有运算阵列的芯片的运算方法、装置及芯片
Abrégé
(EN)
An operation method and device for a chip that has an operation array, a terminal and a chip, which relate to the field of artificial intelligence. The method comprises: obtaining a neural network model to be operated, the neural network model comprising D neural network layers, and each neural network layer corresponding to M rows * N columns of neuron data (101); determining K neuron data to be operated corresponding to each operation clock from M*N*D neuron data of the D neural network layers, and inputting same to K rows of operation units of an operation array (102); and performing an operation on the inputted K neuron data at each operation clock by means of the operation array (103). The M*N*D neuron data belonging to D dimensions in the D neural network layers is mapped to K dimensions, and is then allocated to the K rows of operation units, and all rows in the operation array are used to perform an operation on the neural network model. The described method achieves the full-load operation of the operation array, and at the same time, is compatible with neural network models of any depth and neural network models of any number of rows.
(FR)
Procédé et dispositif de fonctionnement pour une puce qui comporte un réseau d'exploitation, un terminal et une puce, qui se rapportent au domaine de l'intelligence artificielle. Le procédé consiste à : obtenir un modèle de réseau neuronal à exploiter, le modèle de réseau neuronal comprenant D couches de réseau neuronal, et chaque couche de réseau neuronal correspondant à M rangées * N colonnes de données de neurone (101) ; déterminer K données de neurone à exploiter correspondant à chaque horloge d'exploitation à partir de M*N*D données de neurone des D couches de réseau neuronal, et entrer celles-ci dans K rangées d'unités d'exploitation d'un réseau d'exploitation (102) ; et réaliser une opération sur les K données de neurone entrées au niveau de chaque horloge d'exploitation au moyen du réseau d'exploitation (103). Les données de neurone M*N*D appartenant à D dimensions dans les D couches de réseau neuronal sont mappées sur K dimensions, et sont ensuite attribuées aux K rangées d'unités d'exploitation, et toutes les rangées du réseau d'exploitation sont utilisées pour effectuer une opération sur le modèle de réseau neuronal. Le procédé décrit réalise l'exploitation à charge totale du réseau d'exploitation, et en même temps, est compatible avec des modèles de réseau neuronal de n'importe quelle profondeur et des modèles de réseau neuronal de n'importe quel nombre de rangées.
(ZH)
一种具有运算阵列的芯片运算方法、装置、终端及芯片,涉及人工智能领域。该方法包括:获取待运算的神经网络模型,神经网络模型包括D个神经网络层,每个神经网络层对应M行*N列个神经元数据(101);从D个神经网络层的M*N*D个神经元数据中,确定出每个运算时钟对应的待运算的K个神经元数据,输入至运算阵列的K行运算单元(102);通过运算阵列在每个运算时钟对输入的K个神经元数据进行运算(103)。将D个神经网络层中属于D个维度的M*N*D个神经元数据映射至K个维度,之后分配至K行运算单元中,利用运算阵列中的所有行对神经网络模型进行运算,实现运算阵列的满负荷运算,同时兼容任意深度的神经网络模型与任意行数的神经网络模型。
Également publié en tant que
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