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1. WO2020155146 - DÉCODEUR LDPC PARALLÈLE

Numéro de publication WO/2020/155146
Date de publication 06.08.2020
N° de la demande internationale PCT/CN2019/074599
Date du dépôt international 02.02.2019
CIB
H03M 13/11 2006.01
HÉLECTRICITÉ
03CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
MCODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
13Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
03Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source
05utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information
11utilisant plusieurs bits de parité
CPC
G06F 5/015
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
5Methods or arrangements for data conversion without changing the order or content of the data handled
01for shifting, e.g. justifying, scaling, normalising
015having at least two separately controlled shifting levels, e.g. using shifting matrices
H03M 13/116
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
05using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
11using multiple parity bits
1102Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
1148Structural properties of the code parity-check or generator matrix
116Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
Déposants
  • HONG KONG APPLIED SCIENCE AND TECHNOLOGY RESEARCH INSTITUTE COMPANY LIMITED [CN]/[CN]
Inventeurs
  • LAM, Hing-Mo
  • ABBAS, Syed Mohsin
  • YANG, Zhuohan
  • ZHANG, Zhonghui
  • KWAN, Man-Wai
  • LEUNG, Ching-Hong
  • TSANG, Kong-Chau
Mandataires
  • CHINA TRUER IP
Données relatives à la priorité
16/264,07031.01.2019US
16/264,16131.01.2019US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) PARALLEL LDPC DECODER
(FR) DÉCODEUR LDPC PARALLÈLE
Abrégé
(EN)
Systems and methods providing low-density parity-check (LDPC) decoder configurations capable of decoding multiple code blocks in parallel are described. Parallel LDPC decoders of embodiments can be reconfigured to simultaneously decode multiple codewords with reconfigurable size. In operation of embodiments of a parallel LDPC decoder, aplurality of active portions of the decoder logic are configured for parallel processing of a plurality of code blocks, wherein each active region processes a respective code block. The decoder logic active portions of embodiments are provided using a reconfigurable segmented scalable cyclic shifter supporting multiple instruction, multiple data (MIMD), wherein multiple individual different data shifts are implemented with respect to a plurality of code blocks in an instance of data shifting operation. Multiple data shift commands may be utilized such that the plurality of code blocks have an individual shifting command to thereby implement different data shifting with respect to each code block.
(FR)
Systèmes et procédés permettant des configurations de décodeur à contrôle de parité à faible densité (LDPC) pouvant décoder de multiples blocs de codes en parallèle. Des décodeurs LDPC parallèles selon des modes de réalisation peuvent être reconfigurés pour décoder simultanément de multiples mots de code ayant une taille reconfigurable. Dans le fonctionnement de modes de réalisation d'un décodeur LDPC parallèle, une pluralité de parties actives de la logique de décodeur sont configurées pour un traitement parallèle d'une pluralité de blocs de codes, chaque région active traitant un bloc de code respectif. Les parties actives de logique de décodeur de modes de réalisation sont fournies à l'aide d'un décaleur cyclique extensible segmenté reconfigurable prenant en charge de multiples instructions, de multiples données (MIMD), de multiples décalages de données individuels différents étant mis en oeuvre par rapport à une pluralité de blocs de codes dans une instance d'opération de décalage de données. De multiples instructions de décalage de données peuvent être utilisées de telle sorte que la pluralité de blocs de codes a une instruction de décalage individuelle pour ainsi mettre en oeuvre un décalage de données différent par rapport à chaque bloc de codes.
Également publié en tant que
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