(EN) Systems and methods providing low-density parity-check (LDPC) decoder configurations capable of decoding multiple code blocks in parallel are described. Parallel LDPC decoders of embodiments can be reconfigured to simultaneously decode multiple codewords with reconfigurable size. In operation of embodiments of a parallel LDPC decoder, aplurality of active portions of the decoder logic are configured for parallel processing of a plurality of code blocks, wherein each active region processes a respective code block. The decoder logic active portions of embodiments are provided using a reconfigurable segmented scalable cyclic shifter supporting multiple instruction, multiple data (MIMD), wherein multiple individual different data shifts are implemented with respect to a plurality of code blocks in an instance of data shifting operation. Multiple data shift commands may be utilized such that the plurality of code blocks have an individual shifting command to thereby implement different data shifting with respect to each code block.
(FR) Systèmes et procédés permettant des configurations de décodeur à contrôle de parité à faible densité (LDPC) pouvant décoder de multiples blocs de codes en parallèle. Des décodeurs LDPC parallèles selon des modes de réalisation peuvent être reconfigurés pour décoder simultanément de multiples mots de code ayant une taille reconfigurable. Dans le fonctionnement de modes de réalisation d'un décodeur LDPC parallèle, une pluralité de parties actives de la logique de décodeur sont configurées pour un traitement parallèle d'une pluralité de blocs de codes, chaque région active traitant un bloc de code respectif. Les parties actives de logique de décodeur de modes de réalisation sont fournies à l'aide d'un décaleur cyclique extensible segmenté reconfigurable prenant en charge de multiples instructions, de multiples données (MIMD), de multiples décalages de données individuels différents étant mis en oeuvre par rapport à une pluralité de blocs de codes dans une instance d'opération de décalage de données. De multiples instructions de décalage de données peuvent être utilisées de telle sorte que la pluralité de blocs de codes a une instruction de décalage individuelle pour ainsi mettre en oeuvre un décalage de données différent par rapport à chaque bloc de codes.