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1. WO2020112173 - RÉDUCTION DU TEMPS D'ÉTALONNAGE ZQ

Numéro de publication WO/2020/112173
Date de publication 04.06.2020
N° de la demande internationale PCT/US2019/041002
Date du dépôt international 09.07.2019
CIB
G11C 29/50 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04Détection ou localisation d'éléments d'emmagasinage défectueux
50Test marginal, p.ex. test de vitesse, de tension ou de courant
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 11/4093 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
409Circuits de lecture-écriture
4093Dispositions d'interface d'entrée/sortie de données, p.ex. mémoires tampon de données
CPC
G06F 3/0604
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
3Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
06Digital input from or digital output to record carriers, ; e.g. RAID, emulated record carriers, networked record carriers
0601Dedicated interfaces to storage systems
0602specifically adapted to achieve a particular effect
0604Improving or facilitating administration, e.g. storage management
G06F 3/0632
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
3Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
06Digital input from or digital output to record carriers, ; e.g. RAID, emulated record carriers, networked record carriers
0601Dedicated interfaces to storage systems
0628making use of a particular technique
0629Configuration or reconfiguration of storage systems
0632by initialisation or re-initialisation of storage systems
G06F 3/0673
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
3Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
06Digital input from or digital output to record carriers, ; e.g. RAID, emulated record carriers, networked record carriers
0601Dedicated interfaces to storage systems
0668adopting a particular infrastructure
0671In-line storage system
0673Single storage device
G11C 2207/2254
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
22Control and timing of internal memory operations
2254Calibration
G11C 7/1048
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1048Data bus control circuits, e.g. precharging, presetting, equalising
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
Déposants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventeurs
  • SATOH, Yasuo
  • HE, Yuan
Mandataires
  • PARKER, Paul, T.
  • ALLBEE, Dannon
  • DUNHAM, Nicole, S.
  • SAEM, Han, (sam) Hong
  • ARNETT, Stephen, E.
Données relatives à la priorité
16/205,45030.11.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) REDUCTION OF ZQ CALIBRATION TIME
(FR) RÉDUCTION DU TEMPS D'ÉTALONNAGE ZQ
Abrégé
(EN)
A memory system includes an external calibration device that has a predetermined impedance and a first memory device with a first pad for selective connection to the external calibration device. The first memory device also includes an internal calibration device having an impedance that is programmable and a second pad connected to the internal calibration device. The system further includes a second memory device having a third pad for selective connection to the second pad of the first memory device. A processing device is operatively coupled to the first memory device and the second memory device. The processing device programs the impedance of the internal calibration device of the first memory device based on the external calibration device, and programs an impedance of a termination component in the second memory device based on the impedance of the internal calibration device of the first memory device.
(FR)
L'invention concerne un système de mémoire qui comprend un dispositif d'étalonnage externe qui comprend une impédance prédéterminée et un premier dispositif de mémoire avec un premier tampon pour une connexion sélective au dispositif d'étalonnage externe. Le premier dispositif de mémoire comprend également un dispositif d'étalonnage interne comprenant une impédance qui est programmable et un second tampon connecté au dispositif d'étalonnage interne. Le système comprend en outre un second dispositif de mémoire comprenant un troisième tampon pour une connexion sélective au second tampon du premier dispositif de mémoire. Un dispositif de traitement est fonctionnellement couplé au premier dispositif de mémoire et au second dispositif de mémoire. Le dispositif de traitement programme l'impédance du dispositif d'étalonnage interne du premier dispositif de mémoire sur la base du dispositif d'étalonnage externe, et programme une impédance d'un composant de terminaison dans le second dispositif de mémoire sur la base de l'impédance du dispositif d'étalonnage interne du premier dispositif de mémoire.
Également publié en tant que
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