Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

Aller à Demande

1. WO2020111791 - DISPOSITIF STRATIFIÉ

Document

명세서

발명의 명칭

기술분야

1  

배경기술

2   3   4   5   6  

발명의 상세한 설명

기술적 과제

7   8   9  

과제 해결 수단

10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25  

발명의 효과

26  

도면의 간단한 설명

27   28   29   30   31  

발명의 실시를 위한 형태

32   33   34   35   36   37   38   39   40   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55   56   57   58   59   60   61   62   63   64   65   66   67   68   69   70   71   72   73   74   75   76   77   78   79   80   81   82   83   84   85   86   87  

산업상 이용가능성

88   89  

청구범위

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16  

도면

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18  

명세서

발명의 명칭 : 적층형 소자

기술분야

[1]
본 발명은 적층형 소자에 관한 것으로, 특히 하나의 적층체 내에 둘 이상의 기능부가 형성된 적층형 소자에 관한 것이다.

배경기술

[2]
전자 회로를 구성하는 수동 소자로는 저항(Resistor), 캐패시터(Capacitor), 인덕터(Inductor) 등이 있으며, 이들 수동 소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류 회로에서는 임피던스 정합(Impedance matching)을 이루는 역할을 하기도 한다. 캐패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 한다. 또한, 캐패시터는 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 캐패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 그리고, 인덕터는 고주파 노이즈(Noise)의 제거, 임피던스 정합 등의 기능을 수행한다.
[3]
또한, 전자 회로에는 외부로부터 전자기기로 인가되는 ESD 등의 과전압으로부터 전자기기를 보호하기 위해 배리스터, 서프레서 등의 과전압 보호 소자가 필요하다. 즉, 전자기기의 구동 전압 이상의 과전압이 외부로부터 인가되는 것을 방지하여 전자기기를 보호하기 위해 과전압 보호 소자가 필요하다.
[4]
최근에는 전자기기의 소형화에 대응하여 이들 부품이 차지하는 면적을 줄이기 위해 서로 다른 기능 또는 특성을 갖는 적어도 둘 이상을 적층하여 적층형 소자를 제작할 수 있다. 예를 들어, 둘 이상의 캐패시터와 하나의 인덕터를 하나의 적층체 내에 적층하여 적층형 소자를 구현할 수 있다. 이때, 둘 이상의 캐패시터와 인덕터는 수직 방향으로 이격되어 적층될 수 있는데, 예를 들어 두 캐패시터 사이에 인덕터가 마련될 수 있다. 그런데, 복수의 기능부가 적층됨으로써 적층형 소자의 두께가 두꺼워질 수 있다.
[5]
한편, 전자기기의 다기능화에 따라 다양한 주파수 대역이 이용되고 있다. 예를 들어, 스마트폰 등의 휴대용 전자 기기의 다기능화에 따라 하나의 스마트폰 내에서 무선 LAN(wireless LAN), 블루투스(bluetooth), GPS 등 다른 주파수 대역을 이용하는 복수의 기능을 채용하게 되었다. 이러한 다양한 주파수에 따른 노이즈를 제거하기 위해 하나의 적층형 소자가 다양한 리플 주파수를 가질 필요가 있으며, 고주파 대역의 리플 주파수가 필요할 수 있다.
[6]
(특허문헌1) 한국등록특허 제10-1825695호

발명의 상세한 설명

기술적 과제

[7]
본 발명의 적어도 둘 이상의 기능부가 하나의 적층체 내에 구현된 적층형 소자를 제공한다.
[8]
본 발명은 고주파 대역의 리플 주파수를 가질 수 있고 그에 따라 삽입 손실을 줄일 수 있는 적층형 소자를 제공한다.
[9]
본 발명은 리플 주파수를 조절할 수 있는 적층형 소자를 제공한다.

과제 해결 수단

[10]
본 발명의 일 양태에 따른 적층형 소자는 복수의 시트가 적층된 적층체; 상기 적층체 내부에 형성된 복수의 내부 전극을 각각 포함하는 제 1 및 제 2 캐패시터부; 상기 제 1 및 제 2 캐패시터부 사이에 마련되며 복수의 도전 패턴을 포함하는 인덕터부; 및 상기 제 1 및 제 2 캐패시터부, 그리고 인덕터부와 연결되도록 상기 적층체 외부에 형성된 외부 전극을 포함한다.
[11]
상기 제 1 및 제 2 캐패시터부는 시트의 적층 방향과 직교하는 방향으로 이격되어 형성된다.
[12]
상기 제 1 및 제 2 캐패시터부 각각의 내부 전극은 동일 시트 상에 이격되어 형성된다.
[13]
동일 시트 상에 형성된 상기 제 1 캐패시터부의 내부 전극과 상기 제 2 캐패시터부의 내부 전극은 크기가 같거나 다르다.
[14]
상기 제 1 및 제 2 캐패시터부는 적어도 일부가 연결된다.
[15]
상기 인덕터부는 상기 시트의 적층 방향으로 상기 제 1 및 제 2 캐패시터부와 이격되어 형성된다.
[16]
상기 인덕터부는 상기 제 1 및 제 2 캐패시터부와 중첩되지 않거나 적어도 일부 중첩된다.
[17]
상기 인덕터부는 상기 제 1 및 제 2 캐패시터 중 적어도 하나와 연결된다.
[18]
상기 제 1 및 제 2 캐패시터부와 상기 인덕터부는 유전율이 다르다.
[19]
상기 제 1 및 제 2 캐패시터부를 이루는 시트의 유전율이 상기 인덕터부를 이루는 시트의 유전율보다 높다.
[20]
상기 외부 전극은 제 1 캐패시터부의 일측과 연결된 제 1 외부 전극과, 상기 제 2 캐패시터부의 타측과 연결되며, 상기 제 1 외부 전극과 이격되어 형성된 제 2 외부 전극과, 상기 인덕터부와 연결되며, 상기 제 1 및 제 2 외부 전극과 이격되어 형성된 제 3 외부 전극을 포함한다.
[21]
상기 제 1 캐패시터부의 타측은 제 1 수직 연결 배선에 의해 연결되고, 상기 제 2 캐패시터부의 일측은 제 2 수직 연결 배선에 의해 연결된다.
[22]
상기 제 1 및 제 2 캐패시터부와 인덕터부의 중첩 여부 또는 중첩 정도, 제 1 및 제 2 캐패시터부와 인덕터부의 유전율, 인덕터부의 제 1 및 제 2 캐패시터부 사이의 위치, 인덕터부의 도전 패턴의 형상, 제 1 및 제 2 캐패시터부의 상대 크기, 수직 연결 배선의 위치, 제 3 외부 전극의 위치 및 형상 중 적어도 어느 하나에 따라 리플 발생 주파수가 변동된다.
[23]
상기 적층체 내에 마련된 과전압 보호부를 더 포함한다.
[24]
상기 과전압 보호부는 상기 제 1 및 제 2 캐패시터부에 마련된다.
[25]
상기 제 1 및 제 2 캐패시터부를 이루는 시트가 배리스터 물질을 포함한다.

발명의 효과

[26]
본 발명의 실시 예들에 따른 적층형 소자는 적어도 두 캐패시터부 사이에 인덕터부가 마련되고, 인덕터부가 캐패시터부 중 하나와 연결될 수 있다. 또한, 캐패시터부 내에 과전압 보호부를 마련할 수 있다. 따라서, 적층체의 높이를 줄이거나 유지하면서 서로 다른 기능을 갖는 둘 이상의 기능부를 하나의 적층체 내에 구현할 수 있다. 그리고, 캐패시터부와 인덕터부의 중첩 여부, 유전율, 그리고 캐패시터부와 인덕터부의 도전층의 형상 등에 따라 리플 발생 주파수를 고주파 대역으로 쉬프트시키고, 삽입 손실 등의 특성을 조절할 수 있다. 결국, 본 발명은 적층체의 높이를 증가시키지 않고 복수의 기능부를 하나의 적층체 내에 구현할 수 있고, 주파수 특성을 다양하게 조절할 수 있다.

도면의 간단한 설명

[27]
도 1은 본 발명의 실시 예들에 따른 적층형 소자의 사시도.
[28]
도 2 및 도 3는 본 발명의 제 1 실시 예에 따른 적층형 소자의 단면도 및 상측 투시 개략도.
[29]
도 4는 본 발명의 제 1 실시 예에 따른 적층형 소자의 등가 회로도.
[30]
도 5 및 도 6은 본 발명의 제 2 실시 예에 따른 적층형 소자의 단면도 및 상측 투시 개략도.
[31]
도 7 내지 도 18은 본 발명의 실시 예들에 따른 적층형 소자의 주파수 특성 그래프.

발명의 실시를 위한 형태

[32]
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다.
[33]
도 1은 본 발명의 실시 예들에 따른 적층형 소자의 사시도이다. 또한, 도 2는 도 1의 A-A' 라인을 절취한 본 발명의 제 1 실시 예에 따른 적층형 소자의 단면도이고, 도 3은 상면 투시 개략도이며, 도 4는 등가 회로도이다. 또한, 도 5는 도 1의 A-A' 라인을 절취한 본 발명의 제 2 실시 예에 다른 적층형 소자의 단면도이고, 도 6은 상면 투시 개략도이다.
[34]
도 1 내지 도 6을 참조하면, 본 발명의 실시 예들에 따른 적층형 소자는 적층된 복수의 시트(100a, 100b; 100)를 포함하는 적층체(1000)와, 적층체(1000) 내에 마련되며 서로 다른 기능을 하는 적어도 둘 이상의 기능부를 포함할 수 있다. 여기서, 기능부는 인덕터, 캐패시터, 과전압 보호부를 포함할 수 있다. 즉, 인덕터, 캐패시터, 과전압 보호부 중 적어도 둘 이상이 적층체(1000) 내에 마련될 수 있다. 예를 들어, 기능부는 적층체(1000) 내에 마련된 인덕터와 캐패시터를 포함할 수도 있고, 인덕터, 캐패시터 및 과전압 보호부를 포함할 수도 있다. 본 발명의 일 실시 예에 따른 적층형 소자는 복수의 시트(100)를 포함하는 적층체(1000)와, 적층체(1000) 내에 마련된 캐패시터부(2000) 및 인덕터부(3000)를 포함할 수 있다. 또한, 적층체(1000)의 서로 대향하는 두 측면에 형성되어 캐패시터부(2000)와 연결되는 제 1 및 제 2 외부 전극(4100, 4200; 4000)과, 제 1 및 제 2 외부 전극(4000)과 이격되어 적층체(1000)의 일 측면에 형성되어 인덕터부(3000)와 연결되는 제 3 외부 전극(5000)을 더 포함할 수 있다. 이때, 캐패시터부(2000) 및 인덕터부(3000)는 시트(100)의 적층 방향, 즉 수직 방향(Z 방향)으로 마련될 수 있고, 캐패시터부(2000)는 수평 방향(X 방향)으로 이격되어 적어도 둘 이상 마련될 수 있다. 즉, 제 1 및 제 2 캐패시터부(2000a, 2000b)가 수평 방향으로 이격되어 마련되고 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이에 인덕터부(3000)가 마련될 수 있다. 이때, 인덕터부(3000)는 수평 방향으로 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이에 마련될 수 있다. 즉, 인덕터부(3000)의 적어도 일부는 제 1 및 제 2 캐패시터부(2000a, 2000b)의 적어도 일부와 동일 평면 상에 마련될 수 있다. 또한, 인덕터부(3000)는 수직 방향으로 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이에 마련될 수 있다. 즉, 제 1 및 제 2 캐패시터(2000a, 2000b)의 이격 공간 하측 또는 상측에 인덕터부(3000)가 마련될 수 있다. 한편, 적어도 둘 이상의 캐패시터부(2000)는 적층체(1000) 내에서 서로 연결될 수 있고, 둘 이상의 캐패시터부(2000) 중 어느 하나가 적층체(1000) 내에서 인덕터부(3000)와 연결될 수 있다. 물론, 적어도 둘 이상의 캐패시터부(2000)를 연결하고 캐패시터부(2000)와 인덕터부(3000)를 연결하기 위해 적층체(1000) 외부에 연결 전극이 형성될 수 있다. 즉, 적어도 둘 이상의 캐패시터부(2000), 그리고 캐패시터부(2000)와 인덕터부(3000)는 적층체(1000) 외부에서 연결될 수도 있다.
[35]
또한, 과전압 보호부는 캐패시터부(2000)의 내측, 캐패시터부(2000)의 상측, 인덕터부(3000)의 내측, 인덕터부(3000)의 하측, 그리고 캐패시터부(2000)와 인덕터부(3000) 사이 중 적어도 하나에 마련될 수 있다. 즉, 과전압 보호부는 적층체(1000) 내의 소정 위치에 서프레서 또는 배리스터 형태로 마련될 수 있다. 본 발명의 일 실시 예는 과전압 보호부가 캐패시터부(2000) 내에 마련된 것으로 설명한다. 즉, 배리스터 특성을 갖는 시트를 이용하여 캐패시터부(2000) 형성하며, 그에 따라 캐패시터부(2000) 내에 과전압 보호부가 마련될 수 있다. 따라서, 캐패시터부(2000)는 임계 전압 이하의 전압에서는 캐패시터로 기능하고 임계 전압 이상의 과전압이 인가될 경우 배리스터로 기능하게 된다.
[36]
[37]
이러한 본 발명의 실시 예들에 따른 적층형 소자를 좀더 상세히 설명하면 다음과 같다.
[38]
1. 적층체
[39]
적층체(1000)는 대략 육면체 형상으로 마련될 수 있다. 즉, 적층체(1000)는 수평 방향으로 서로 직교하는 일 방향 및 타 방향(예를 들어 X 방향 및 Y 방향)으로 각각 소정의 길이 및 폭을 갖고, 수직 방향(예를 들어 Z 방향)으로 소정의 높이를 갖는 대략 육면체 형상으로 마련될 수 있다. 여기서, X 방향은 제 1 및 제 2 외부 전극(4000)의 형성 방향이고, Y 방향은 X 방향과 수평 방향으로 직교하는 방향이며, Z 방향은 수직 방향이다. 따라서, 제 1 및 제 2 외부 전극(4000)이 X 방향의 두 측면에 형성되고 제 3 외부 전극(5000)이 Y 방향의 한 측면에 형성될 수 있다. 여기서, X 방향으로의 길이는 Y 방향으로의 폭과 같거나 다를 수 있고, Y 방향으로의 폭은 Z 방향으로의 높이와 같거나 다를 수 있다. 예를 들어, 길이(X 방향), 폭(Y 방향) 및 높이(Z 방향)의 비는 1~3 : 1 : 0.5~2일 수 있다. 즉, 폭을 기준으로 길이가 폭보다 1배 내지 3배 정도 클 수 있고, 높이는 폭보다 0.5배 내지 1배일 수 있다. 이때, 길이, 폭 및 높이가 각각 다를 수 있고, 적어도 하나가 같을 수 있다. 구체적인 예로, 길이가 폭의 1.5배일 수 있고, 높이가 길이의 0.7배일 수 있다. 그러나 이러한 X, Y 및 Z 방향의 크기는 하나의 예로서 적층형 소자가 연결되는 전자기기의 내부 구조, 적층형 소자의 형상 등에 따라 다양하게 변형 가능하다.
[40]
이러한 적층체(1000)는 복수의 시트(100)가 적층되어 형성될 수 있다. 이때, 캐패시터부(2000) 및 인덕터부(3000)는 각각 복수의 시트 상에 소정 형상의 도전층이 형성되어 구현되는데, 캐패시터부(2000)의 복수의 시트를 도면 부호 100a로 표시하고, 인덕터부(3000)의 복수의 시트를 도면 부호 100b)로 표시하였다. 즉, 적층체(1000)는 X 방향으로 소정의 길이를 갖고 Y 방향으로 소정의 폭을 가지며, Z 방향으로 소정의 두께를 갖는 복수의 시트(100)를 적층하여 형성될 수 있다. 또한, 복수의 시트(100) 중 선택된 시트에 소정 형상의 도전층을 형성하여 캐패시터부(2000) 및 인덕터부(3000)를 형성할 수 있다. 따라서, 시트(100)의 길이 및 폭에 의해 적층체(1000)의 길이 및 폭이 결정되고, 시트(100)의 적층 수에 의해 적층체(1000)의 높이가 결정될 수 있다. 이때, 적층체(1000)를 이루는 복수의 시트(100) 각각은 X 방향으로의 길이와 Y 방향으로의 폭이 1~3 : 1의 비율로 마련될 수 있다. 즉, 시트(100)는 길이가 폭보다 크게 마련될 수 있다. 또한, 적층체(1000)를 이루는 복수의 시트(100) 각각은 예를 들어 1㎛ ~ 4000㎛의 두께로 형성될 수 있고, 3000㎛ 이하의 두께로 형성될 수 있다. 즉, 적층체(1000)의 두께에 따라 시트(100) 각각의 두께가 1㎛ ~ 4000㎛일 수 있고, 예를 들어 1㎛ ~ 300㎛일 수 있다. 그런데, 적층형 소자의 사이즈에 따라 시트(100)의 두께 및 적층 수 등이 조절될 수 있다. 한편, 시트(100) 중 적어도 하나는 다른 시트와 다른 두께를 가질 수 있다. 즉, 캐패시터부(2000)를 이루는 시트(100a) 각각과 인덕터부(3000)를 이루는 시트(100b) 각각이 다른 두께를 가질 수 있다. 물론, 적층체(1000)를 이루는 시트들(100)이 모두 동일 두께를 가질 수 있다. 또한, 동일 시트(100) 중 적어도 일부 영역은 다른 영역과 다른 두께를 가질 수 있다. 즉, 시트(100) 중 적어도 하나는 어느 한 영역의 두께가 다른 영역의 두께와 다를 수 있다.
[41]
적층체(1000)를 이루는 복수의 시트(100)는 MLCC, LTCC, HTCC 등의 유전체 재료를 이용하여 형성할 수 있다. 여기서, MLCC 유전체 물질은 BaTiO 3 및 NdTiO 3의 적어도 어느 하나를 주성분으로 Bi 2O 3, SiO 2, CuO, MgO, ZnO 중 적어도 하나 이상이 첨가되고, LTCC 유전체 물질은 Al 2O 3, SiO 2, 글래스 물질을 포함할 수 있다. 또한, 시트(100)는 MLCC, LTCC, HTCC 이외에 BaTiO 3, NdTiO 3, Bi 2O 3, BaCO 3, TiO 2, Nd 2O 3, SiO 2, CuO, MgO, Zn0, Al 2O 3 중의 하나 이상을 포함하는 물질로 형성될 수 있다. 그리고, 시트(100)는 상기 물질들 이외에 예를 들어 Pr계, Bi계, ST계 세라믹 물질 등 배리스터 특성을 가지는 재료로 형성될 수도 있다. 물론, 시트(100)는 MLCC, LTCC, HTCC 및 배리스터 특성을 가지는 재료를 혼합하여 형성할 수도 있다. 예를 들어, 시트(100)는 BaTiO 3, NdTiO 3, Bi 2O 3, ZnO, TiO 2, SiO 2, Al 2O 3, B 2O 3를 포함할 수 있다. 또한, 시트(100)는 이들 물질의 함량을 조절함으로써 유전율 또는 비유전율을 조절할 수 있다. 예를 들어, 시트(100)는 BaTiO 3 및 SrTiO 3 중 적어도 어느 하나의 함량을 증가시켜 유전율 또는 비유전율을 높일 수 있고, NdTiO 3 및 SiO 2 중 적어도 하나의 함량을 증가시켜 유전율 또는 비유전율을 낮출 수 있다. 한편, 유전율이 높아지면 비유전율도 높아지고 유전율이 낮아지면 비유전율도 낮아지므로 유전율과 비유전율은 비례 관계를 가지고 있어 어느 것으로 설명해도 무방하지만, 이하에서는 주로 유전율로 설명하며, 수치의 경우 비유전율로 설명한다. 본 발명에 따른 적층체(1000)는 내부의 적어도 일부가 유전율이 다를 수 있다. 즉, 인덕터부(3000)의 유전율과 캐패시터부(2000)의 유전율이 다를 수 있다. 예를 들어, 캐패시터부(2000)의 유전율이 인덕터부(3000)의 유전율보다 높을 수 있다. 즉, 캐패시터부(2000)를 이루는 시트(100a)의 유전율이 인덕터부(3000)를 이루는 시트(100b)의 유전율보다 2배 내지 100배 높을 수 있다. 예를 들어, 인덕터부(3000)의 비유전율이 10 이하이고, 캐패시터부(2000)의 비유전율이 50 이상일 수 있다. 구체적인 예로서, 인덕터부(3000)의 비유전율이 4.5이고, 캐패시터부(2000)의 비유전율이 80일 수 있다. 이렇게 인덕터부(3000)의 유전율을 캐패시터부(2000)의 유전율보다 낮게 함으로써 적층형 소자의 리플 주파수를 고주파 대역으로 쉬프트(shift)시킬 수 있다. 캐패시터부(2000)와 인덕터부(3000)의 유전율을 다르게 하기 위해 시트(100)가 서로 다른 조성을 가질 수 있고, 동일 조성을 갖지만 함량이 다르도록 할 수 있다. 예를 들어, 캐패시터부(2000)를 이루는 시트(100a)와 인덕터부(3000)를 이루는 시트(100b)는 BaTiO 3, NdTiO 3, Bi 2O 3, ZnO, TiO 2, SiO 2, Al 2O 3, B 2O 3를 포함할 수 있는데, NdTiO 3 및 SiO 2 중 적어도 어느 하나의 함량을 증가시키고 BaTiO 3 및 SrTiO 3 중 적어도 하나의 함량을 감소시켜 비유전율을 낮출 수 있고, BaTiO 3 및 SrTiO 3 중 적어도 하나의 함량을 증가시키고 NdTiO 3 및 SiO 2 중 적어도 하나의 함량을 감소시켜 비유전율을 높일 수 있다.
[42]
또한, 캐패시터부(2000) 내에 과전압 보호부가 마련될 수 있다. 예를 들어, 캐패시터부(2000) 내에 배리스터가 마련될 수 있다. 이를 위해, 캐패시터부(2000)를 이루는 시트(100)가 배리스터 물질로 이루어질 수 있다. 예를 들어, 캐패시터부(2000)를 이루는 시트(100)는 Pr계, Bi계, ST계 세라믹 물질 등 배리스터 특성을 가지는 재료로 형성될 수도 있다. 이때, 인덕터부(3000)를 이루는 시트는 MLCC, LTCC, HTCC 등의 유전체 재료를 이용하여 형성할 수 있다. 캐패시터부(2000)가 배리스터 물질로 형성되고 인덕터부(3000)가 유전체 물질로 형성되는 경우에도 캐패시터부(2000)의 유전율이 인덕터부(3000)의 유전율보다 2배 내지 100배 높을 수 있다.
[43]
한편, 적층체(1000)의 최상층 및 최하층 시트(101, 102)는 각각 상부 커버층 및 하부 커버층일 수 있다. 또한, 최상층 및 최하층 시트(101, 102)는 그 내측에 마련된 나머지 시트들 각각의 두께보다 두꺼울 수 있고, 나머지 시트들의 두께의 합보다 얇거나 같을 수 있다. 그리고, 최상층 및 최하층 시트(101, 102)는 그 사이에 마련된 시트들과는 다른 재질로 마련될 수 있다. 예를 들어, 최상층 및 최하층 시트(101, 102)은 자성체로 마련될 수 있고, 나머지 시트들은 비자성체로 마련될 수 있다. 이때, 최상층 및 최하층 시트(101, 102)는 각각 자성체 시트가 복수 적층되어 마련될 수 있고, 나머지 시트들은 각각 적어도 하나의 비자성체 시트로 마련될 수 있다. 자성체 시트는 예를 들어 NiZnCu 또는 NiZn계 자성체 세라믹을 이용하여 형성할 수 있다. 예를 들어, NiZnCu계 자성체 시트는 Fe 2O 3, ZnO, NiO, CuO가 혼합되어 형성될 수 있는데, Fe 2O 3, ZnO, NiO 및 CuO가 예를 들어 5:2:2:1의 비율로 혼합될 수 있다. 또한, 비자성체 시트는 예를 들어 저온 동시 소결 세라믹(Low Temperature Co-fired Ceramic; LTCC)을 이용하여 제작될 수 있다. 한편, 비자성층, 즉 최상층 및 최하층 시트(101, 102) 사이의 시트들은 자성체 물질이 적어도 일부 포함될 수 있다. 즉, 최상층 및 최하층 시트(101, 102)를 제외한 나머지 시트들을 이루는 적어도 일부 비자성체 시트에는 자성체 물질이 포함될 수 있다.
[44]
한편, 적층체(1000)는 일면에 마련된 유리질 시트를 더 포함할 수 있다. 예를 들어, 최상층 및 최하층 시트(101, 102)의 바깥쪽 표면에 유리질 시트가 형성될 수 있다. 바깥쪽에 형성된 유리질 시트는 비자성체 시트와 동일한 성분 및 함량일 수 있으며 적어도 Al 2O 3, SiO 2 중 어느 한 물질을 포함할 수 있다. 이렇게 형성된 유리질 시트는 적층형 필터의 강도를 높여줄 수 있으며 측면의 유리질 코팅과 함께 외부의 습기를 차단하여 내습 신뢰성을 높일 수 있다. 또한 외부 전극의 글래스 성분과의 반응을 통하여 외부전극의 고착강도를 높일 수도 있다. 상기 유리질층의 두께는 커버층의 두께보다 얇게 형성된다.
[45]
2. 캐패시터부
[46]
적어도 하나의 캐패시터부(2000a, 2000b; 2000)가 적층체(1000) 내부에 형성된다. 예를 들어, 수평 방향으로 이격되어 제 1 및 제 2 캐패시터부(2000a, 2000b)가 마련될 수 있다. 즉, 제 1 및 제 2 캐패시터부(2000a, 2000b)는 동일 평면 상에 소정 간격 이격되어 형성될 수 있다.
[47]
캐패시터부(2000)는 적어도 둘 이상의 내부 전극과, 이들 사이에 마련된 적어도 둘 이상의 시트를 포함할 수 있다. 예를 들어, 제 1 캐패시터부(2000a)는 복수의 시트(100a) 상에 각각 형성된 제 1 내지 제 8 내부 전극(201 내지 208)를 포함할 수 있고, 제 2 캐패시터부(2000b)는 복수의 시트(100a) 상에 각각 형성된 제 9 내지 제 16 내부 전극(209 내지 216)을 포함할 수 있다. 여기서, 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)은 동일 평면 상에 형성될 수 있다. 즉, 동일 시트 상에 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 소정 간격 이격되어 마련될 수 있다. 예를 들어, 제 1 내부 전극(201)과 제 9 내부 전극(209)이 동일 시트 상에 형성될 수 있고, 제 2 내부 전극(202)과 제 10 내부 전극(210)이 동일 시트 상에 형성될 수 있다. 이렇게 제 1 내지 제 8 내부 전극(201 내지 208) 각각과 제 9 내지 제 16 내부 전극(209 내지 216) 각각이 동일 시트 상에 형성될 수 있다. 이러한 복수의 내부 전극(200)은 각각 예를 들어 정사각형, 직사각형, 소정의 패턴 형상, 소정 폭 및 간격을 갖는 스파이럴 형상 등 다양한 형상으로 형성될 수 있다. 이러한 캐패시터부(2000)는 내부 전극(200) 사이에 캐패시턴스가 각각 형성되며, 캐패시턴스는 내부 전극(200)의 중첩 면적, 시트들(100)의 두께 등에 따라 조절될 수 있다. 또한, 캐패시터부(2000)는 소정 주파수의 노이즈를 제거할 수 있다.
[48]
또한, 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)은 수직 방향으로 엇갈리게 형성될 수 있다. 즉, 제 1, 3, 5, 7 내부 전극(201, 203, 205, 207)의 일측이 적층체(1000)의 일측면에 노출되고 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)의 일측이 적층체(1000)의 일측에 노출되지 않도록 복수의 내부 전극(201 내지 208)은 엇갈리게 형성될 수 있다. 따라서, 복수의 내부 전극(201 내지 208)은 소정 영역이 중첩된다. 이때, 제 1 내지 제 8 내부 전극(201 내지 208)은 동일 크기를 갖도록 형성되고, 그에 따라 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)이 제 1, 3, 5, 7 내부 전극(201, 203, 205, 207)의 타측을 벗어나도록 형성된다. 적층체(1000)의 일측으로 노출되도록 형성된 제 1, 3, 5, 7 내부 전극(201, 203, 205, 207)은 제 1 외부 전극(4100)과 연결된다. 마찬가지로, 제 2 캐패시터부(2000b)의 복수의 내부 전극들(209 내지 216)은 동일 크기로 형성되며, 제 9, 11, 13, 15 내부 전극(209, 211, 213, 215)의 타측이 적층체(1000)의 타측면에 노출되고, 제 10, 제 12, 제 14 및 제 16 내부 전극(210, 212, 214, 216)의 타측이 적층체(1000)의 타측에 노출되지 않도록 복수의 내부 전극(209 내지 216)은 엇갈리게 형성될 수 있다. 따라서, 복수의 내부 전극(209 내지 216)은 소정 영역이 중첩된다. 적층체(1000)의 타측으로 노출되도록 형성된 제 9, 11, 13, 15 내부 전극(209, 211, 213, 215)은 제 2 외부 전극(4200)과 연결된다. 즉, 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208) 중 일부는 제 1 외부 전극(4100)과 연결되고, 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216) 중 일부는 제 2 외부 전극(4200)과 연결된다.
[49]
제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208) 중 제 1 외부 전극(4100)과 연결되지 않은 나머지 내부 전극은 제 1 수직 연결 배선(221)에 의해 연결된다. 즉, 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)은 제 1 수직 연결 배선(221)에 의해 연결될 수 있다. 제 1 수직 연결 배선(221)은 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208) 하측의 시트에 소정 크기로 형성된 홀에 도전 물질이 매립되어 형성될 수 있다. 따라서, 제 1 캐패시터부(2000a)는 수직 방향으로 인접한 복수의 내부 전극(201 내지 208)이 제 1 외부 전극(4100) 및 제 1 수직 연결 배선(221)에 교대로 연결될 수 있다. 마찬가지로, 제 2 캐패시터부(2000b) 중 제 2 외부 전극(4200)과 연결되지 않은 제 1 외부 전극(4100)과 연결되지 않은 제 10, 제 12, 제 14 및 제 16 내부 전극(210, 212, 214, 216)은 제 2 수직 연결 배선(222)에 의해 연결된다. 제 2 수직 연결 배선(222)은 제 10, 제 12, 제 14 및 제 16 내부 전극(210, 212, 214, 216) 하측의 시트에 소정 크기로 형성된 홀에 도전 물질이 매립되어 형성될 수 있다. 따라서, 제 2 캐패시터부(2000b)는 수직 방향으로 인접한 복수의 내부 전극(209 내지 216)이 제 2 외부 전극(4200) 및 제 2 수직 연결 배선(222)에 교대로 연결될 수 있다. 여기서, 제 1 및 제 2 수직 연결 배선(221, 222; 220)는 동일 크기로 형성될 수 있다. 즉, 제 1 및 제 2 수직 연결 배선(221, 222)는 동일 직경을 갖고 동일 깊이를 갖는 홀에 도전 물질이 매립되어 형성되고, 그에 따라 제 1 및 제 2 수직 연결 배선(221, 222)은 동일 체적을 가질 수 있다. 한편, 제 1 수직 연결 배선(221)을 형성하기 위해 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)은 일부가 일측으로 연장 형성될 수 있고, 제 2 수직 연결 배선(222)을 형성하기 위해 제 10, 제 12, 제 14 및 제 16 내부 전극(210, 212, 214, 216)은 일부가 타측으로 연장 형성될 수 있다. 이때, 제 1 및 제 2 수직 연결 배선(221, 222)은 Y 방향으로 동일 위치에 동일 크기로 형성될 수 있다.
[50]
또한, 제 1 캐패시터부(2000a)와 제 2 캐패시터부(2000b)는 소정 영역에서 서로 연결될 수 있다. 즉, 동일 평면 상에서 제 1 캐패시터부(2000a)와 제 2 캐패시터부(2000b)는 서로 연결될 수 있다. 예를 들어, 제 1 캐패시터부(2000a)의 제 8 내부 전극(208)과 제 2 캐패시터부(2000)의 제 16 내부 전극(216)은 제 1 수평 연결 배선(230)에 의해 서로 연결될 수 있다. 제 1 수평 연결 배선(230)은 제 8 및 제 16 내부 전극(208, 216)보다 좁은 폭으로 형성될 수 있다.
[51]
한편, 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)은 서로 동일 크기로 형성될 수도 있고, 다른 크기로 형성될 수도 있다. 예를 들어, 동일 평면 상에 형성된 제 1 내부 전극(201)과 제 9 내부 전극(209)가 동일 크기로 형성될 수도 있고 다른 크기로 형성될 수도 있다. 즉, 제 1 내지 제 8 내부 전극(201 내지 208) 각각과 이에 대응되어 동일 평면 상에 각각 형성된 제 9 내지 제 16 내부 전극(209 내지 216)은 일 방향(X 방향)으로 동일 길이를 갖고 타 방향(Y 방향)으로 동일 폭을 가질 수 있다. 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 동일 크기로 형성될 경우 제 1 및 제 2 캐패시터부(2000a, 2000b)는 동일 캐패시턴스를 가질 수 있고, 동일 주파수의 노이즈를 제거할 수 있다. 그러나, 본 발명의 실시 예는 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 다른 크기로 형성된다. 예를 들어, 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)보다 크게 형성된다. 이를 위해 제 9 내지 제 16 내부 전극(209 내지 216) 각각은 이에 대응되어 동일 평면 상에 각각 형성된 제 1 내지 제 8 내부 전극(201 내지 208)보다 일 방향(X 방향)으로 길이가 길거나 타 방향(Y 방향)으로 폭이 넓을 수 있다. 즉, 제 9 내지 제 16 내부 전극(209 내지 216)은 제 1 내지 제 8 내부 전극(201 내지 208)보다 길이 및 폭 중 적어도 하나가 클 수 있다. 즉, 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)보다 넓은 면적으로 형성될 수 있다. 따라서, 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)의 중첩 면적이 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)보다 크고, 그에 따라 제 2 캐패시터부(2000b)의 캐패시턴스가 제 1 캐패시터부(2000a)의 캐패시턴스보다 클 수 있다. 예를 들어, 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216) 각각의 면적이 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208) 각각의 면적보다 1.1배 내지 3배 정도 클 수 있다. 제 1 캐패시터부(2000a)의 복수의 내부 전극(201 내지 208)과 제 2 캐패시터부(2000b)의 복수의 내부 전극(209 내지 216)이 서로 다른 크기로 형성될 경우 제 1 및 제 2 캐패시터부(2000a, 2000b)는 다른 캐패시턴스를 가질 수 있고, 다른 주파수의 노이즈를 제거할 수 있다.
[52]
이러한 내부 전극(201 내지 216; 200) 및 제 1 수평 연결 배선(230)은 도전성 물질로 형성될 수 있는데, 예를 들어 Al, Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 합금의 경우 예를 들어 Ag와 Pd 합금을 이용할 수 있다. 이러한 내부 전극(201 내지 216; 200)는 각각 예를 들어 1㎛ ~ 10㎛의 두께로 형성될 수 있다. 한편, Al은 소성 중 표면에 알루미늄 옥사이드(Al 2O 3)가 형성되고 내부는 Al을 유지할 수 있다. 즉, Al을 시트 상에 형성할 때 공기와 접촉하게 되는데, 이러한 Al은 소성 공정에서 표면이 산화되어 Al 2O 3가 형성되고, 내부는 Al을 그대로 유지한다. 따라서, 내부 전극(200)은 표면에 다공성의 얇은 절연층인 Al 2O 3로 피복된 Al로 형성될 수 있다. 물론, Al 이외에 표면에 절연층, 바람직하게는 다공성의 절연층이 형성되는 다양한 금속이 이용될 수 있다. 한편, 내부 전극(200)은 적어도 일 영역의 두께가 얇거나 적어도 일 영역이 제거되어 시트가 노출되도록 형성될 수 있다. 그러나, 내부 전극(200)의 적어도 일 영역의 두께가 얇거나 적어도 일 영역이 제거되더라도 전체적으로 연결된 상태를 유지하므로 전기 전도성에는 전혀 문제가 발생되지 않는다.
[53]
3. 인덕터부
[54]
인덕터부(3000)는 복수의 시트(100b) 상에 소정 형상으로 형성된 복수의 도전 패턴(310)과, 수직 방향의 인접한 적어도 두 도전 패턴(310)을 수직 연결하는 복수의 제 3 수직 연결 배선(320)을 포함할 수 있다. 즉, 복수의 시트(100b) 각각의 상부에 소정 형상으로 형성된 도전 패턴(310)이 제 3 수직 연결 배선(320)에 의해 연결되고, 그에 따라 인덕터부(3000)는 복수의 도전 패턴(310)이 상하 연결된 스파이럴 형상을 가질 수 있다. 도전 패턴(310)은 소정의 폭을 갖는 원형 또는 사각의 프레임 형상으로 마련될 수 있다. 즉, 도전 패턴(310)은 원형 또는 사각형의 빈 공간이 마련되고 이를 감싸도록 원형 또는 사각형으로 소정의 폭을 갖도록 형성될 수 있다. 이때, 도전 패턴(310)은 두 말단부가 소정의 간격으로 이격되도록 형성될 수 있다. 이러한 도전 패턴(310)은 예를 들어 10㎛ ~ 100㎛의 폭으로 형성될 수 있으며, 도전 패턴(310) 내측에는 가로 및 세로 각각 100㎛ 내지 1200㎛의 공간이 마련될 수 있다. 즉, 도전 패턴(310)은 내측에 가로 및 세로 각각 100㎛ 내지 1200㎛의 공간이 마련되도록 10㎛ ~ 100㎛의 폭으로 형성될 수 있다. 이때, 도전 패턴(310)의 폭이 감소하고 내부 공간의 크기가 감소할수록 리플 발생 주파수를 고주파 대역으로 쉬프트할 수 있다. 예를 들어, 도전 패턴(310)이 60㎛의 폭과 내부 공간의 가로 및 세로 길이가 각각 500㎛ 및 1200㎛로 형성되는 경우에 비해 40㎛의 폭과 내부 공간의 가로 및 세로 길이가 각각 440㎛ 및 370㎛로 형성되는 경우 리플 발생 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 도전 패턴(310)이 형성 도전 패턴(310)의 내측에 형성되는 공간 및 도전 패턴(310)의 폭에 따라 인덕턴스 및 그에 따른 주파수 특성이 달라지므로 원하는 인덕턴스 및 주파수 특성에 따라 도전 패턴(310)의 폭 및 내측 공간을 조절할 수 있다. 이때, 제 3 수직 연결 배선(320)은 적어도 두 개의 도전 패턴(310)을 수직으로 연결하도록 형성될 수 있고, 예를 들어 도 2에 도시된 바와 같이 세 개의 도전 패턴(310)을 연결할 수 있다. 또한, 제 3 수직 연결 배선(320)은 일측 및 타측에 교대로 형성될 수 있고, 일측에 형성된 제 3 수직 연결 배선(320)은 서로 중첩되도록 형성될 수 있다. 마찬가지로, 타측에 형성된 제 3 수직 연결 배선(320) 또한 서로 중첩되도록 형성될 수 있다. 물론, 도전 패턴(310)은 제 3 수직 연결 배선(320)에 의해 상하 연결되어 스파이럴 형상을 갖는 다양한 형상으로 마련될 수 있다. 예를 들어, 일 평면 상에서 "┓" 형상으로 형성되고 그 하측의 타 평면 상에서 "┗" 형상으로 형성되어 이들이 제 3 수직 연결 배선(320)에 의해 연결되어 수직 형상이 프레임 형상을 가질 수 있다. 또한, 서로 다른 네 평면 상의 서로 다른 위치에 각각 "━" 형상으로로 형성되고 이들이 제 3 수직 연결 배선(320)에 의해 연결되어 수직 형상이 프레임 형상을 가질 수 있다.
[55]
한편, 인덕터부(3000)는 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이에 형성될 수 있다. 즉, 인덕터부(3000)는 소정 간격 이격된 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이의 하측에 형성될 수 있다. 이때, 도 2 및 도 3에 도시된 바와 같이 인덕터부(3000)는 제 1 및 제 2 캐패시터부(2000a, 2000b)와 중첩되지 않도록 형성될 수 있다. 즉, 인덕터부(3000)의 도전 패턴(310)이 캐패시터부(2000)의 내부 전극(210)과 중첩되지 않도록 형성될 수 있다. 그러나, 인덕터부(3000)는 도 4 및 도 5에 도시된 바와 같이 적어도 일부가 제 1 및 제 2 캐패시터부(2000a, 2000b) 중 적어도 일부와 중첩되도록 형성될 수도 있다. 즉, 인덕터부(3000)의 도전 패턴(310)이 캐패시터부(2000)의 내부 전극(210)과 소정 영역 중첩되도록 형성될 수도 있다. 인덕터부(3000)와 캐패시터부(2000)의 중첩 여부, 중첩 면적 등에 따라 적층형 소자의 주파수 특성이 조절될 수 있다. 즉, 리플 발생 주파수, 삽입 손실 등의 주파수 특성이 조절될 수 있다.
[56]
또한, 인덕터부(3000)는 캐패시터부(2000)와 연결될 수 있다. 즉, 인덕터부(3000)는 제 1 및 제 2 캐패시터부(2000a, 2000b) 중 어느 하나와 연결될 수 있다. 예를 들어, 제 1 캐패시터부(2000a)의 제1 수직 연결 배선(221) 하측으로 제 4 수직 연결 배선(330)이 형성되고, 인덕터부(3000)의 도전 패턴(310)으로부터 제 2 수평 연결 배선(340)이 형성되어 제 4 수직 연결 배선(330)과 제 2 수평 연결 배선(340)의 연결에 의해 연결될 수 있다. 즉, 인덕터부(3000)의 최상측 도전 패턴(310)으로부터 제 2 수평 연결 배선(340)이 연장되어 제 4 수직 연결 배선(330)과 연결될 수 있다.
[57]
인덕터부(3000)는 제 3 외부 전극(5000)과 연결될 수 있다. 이를 위해 도전 패턴(310)의 적어도 일부가 Y 방향으로 인출되어 제 3 외부 전극(5000)과 연결될 수 있다. 예를 들어, 최하측 도전 패턴(310)으로부터 연장부(350)가 Y 방향으로 연장되어 적층체(1000)외부로 노출되고 제 3 외부 전극(5000)과 연결될 수 있다.
[58]
이러한 도전 패턴(310) 및 제 2 수평 연결 배선(340)은 캐패시터부(2000)의 내부 전극(200)과 동일 물질로 형성될 수 있다. 즉, 도전 패턴(310) 및 제 2 수평 연결 배선(340)은 도전성 물질로 형성될 수 있는데, 예를 들어 Al, Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 합금의 경우 예를 들어 Ag와 Pd 합금을 이용할 수 있다. 한편, Al은 소성 중 표면에 알루미늄 옥사이드(Al 2O 3)가 형성되고 내부는 Al을 유지할 수 있다. 이때, 도전 패턴(310) 및 제 2 수평 연결 배선(340)은 캐패시터부(2000)의 내부 전극(200)과 동일 두께로 형성될 수도 있고 다른 두께로 형성될 수도 있다. 예를 들어, 도전 패턴(310) 및 제 2 수평 연결 배선(340)은 캐패시터부(2000)의 내부 전극(200)보다 얇은 두께로 형성될 수도 있다.
[59]
4. 외부 전극
[60]
제 1 및 제 2 외부 전극(4100, 4200; 4000)는 적층체(1000) 외부의 서로 대향되는 두 면에 마련될 수 있다. 예를 들어, 제 1 및 제 2 외부 전극(4000)은 X 방향, 즉 길이 방향으로 적층체(1000)의 대향되는 두 측면에 각각 형성될 수 있다. 또한, 제 1 및 제 2 외부 전극(4000)은 적층체(1000) 내부의 내부 전극(200)과 연결될 수 있다. 즉, 일측에 형성된 제 1 외부 전극(4100)은 제 1 캐패시터부(2000a)의 내부 전극(200)과 연결되고 타측에 형성된 제 2 외부 전극(4200)은 제 2 캐패시터부(2000b)의 내부 전극(200)과 연결될 수 있다. 즉, 제 1 외부 전극(4100)은 제 1, 제 3, 제 5 및 제 7 내부 전극(201, 203, 205, 207)과 연결되고, 제 2 외부 전극(4200)은 제 9, 제 11, 제 13 및 제 15 내부 전극(209, 211, 213, 215)과 연결된다. 한편, 제 1 및 제 2 외부 전극(4000)은 Y 방향 및 Z 방향의 면에 연장 형성될 수 있다. 즉, 제 1 및 제 2 외부 전극(4000)은 X 방향으로 대향되는 두 면으로부터 이와 인접한 네 면, 즉 Y 방향의 전면 및 후면, 그리고 Z 방향의 상면 및 하면에도 연장 형성될 수 있다.
[61]
한편, 제 1 및 제 2 외부 전극(4000)은 제 1 및 제 2 외부 전극(4000)과 연결되지 않은 내부 전극(200)과 소정 영역 중첩되도록 형성될 수 있다. 예를 들어, 제 1 외부 전극(4100)의 적층체(1000) 하부 및 상부로 연장 형성된 부분은 제 2, 제 4, 제 6 및 제 8 내부 전극(202, 204, 206, 208)과 소정 영역 중첩되어 형성될 수 있다. 이때, 제 1 외부 전극(4100)은 제 1 캐패시터부(2000a)의 제 1 수직 연결 배선(221)과 일부 중첩되도록 형성될 수 있다. 또한, 제 2 외부 전극(4200)의 적층체(1000) 하부 및 상부로 연장 형성된 부분도 제 10, 제 12, 제 14 및 제 16 내부 전극(210, 212, 214, 216)과 소정 영역 중첩되어 형성될 수 있다. 이렇게 제 1 및 제 2 외부 전극(4000)과 내부 전극(200)을 중첩함으로써 제 1 및 제 2 외부 전극(4000)과 내부 전극(200) 사이에 소정의 기생 캐패시턴스가 생성될 수 있다. 예를 들어, 제 1 및 제 9 내부 전극(201, 209)과 제 1 및 제 2 외부 전극(4100, 4200)의 연장부 사이에 캐패시턴스가 형성될 수 있다. 따라서, 제 1 및 제 2 외부 전극(4000)과 내부 전극(200)의 중첩 면적을 조절함으로써 적층형 소자의 캐패시턴스를 조절할 수 있다.
[62]
제 3 외부 전극(5000)은 적층체(1000) 외부의 제 1 및 제 2 외부 전극(4000)이 형성되지 않은 면에 형성될 수 있다. 예를 들어, 제 3 외부 전극(5000)은 제 1 및 제 2 외부 전극(4000)이 형성된 방향과 직교하는 방향, 즉 Y 방향으로 적층체(1000)의 일면에 형성될 수 있다. 이러한 제 3 외부 전극(5000)은 인덕터부(3000)와 연결되는데, 인덕터부(3000)의 도전 패턴(310)과 연결된다. 한편, 제 3 외부 전극(5000)은 Z 방향의 면에 연장 형성될 수 있다. 즉, 제 3 외부 전극(5000)은 Y 방향으로 일면으로부터 이와 인접한 두 면, 즉 Z 방향의 상면 및 하면에도 연장 형성될 수 있다. 이러한 제 3 외부 전극(5000)은 제 1 및 제 2 외부 전극(4000)과 동일 구조 및 동일 물질로 형성될 수 있고, 동일 공정으로 동시에 형성될 수 있다.
[63]
외부 전극(4000, 5000)은 다양한 방법으로 형성될 수 있다. 즉, 외부 전극(4000, 5000)은 도전성 페이스트를 이용하여 침지 또는 인쇄 방법으로 형성하거나, 증착, 스퍼터링, 도금 등의 다양한 방법으로 형성될 수도 있다. 이러한 외부 전극(4000, 5000)은 전기 전도성을 가지는 금속으로 형성될 수 있는데, 예를 들어 금, 은, 백금, 구리, 니켈, 팔라듐 및 이들의 합금으로부터 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다. 이때, 내부 전극(200) 및 도전 패턴(310)과 연결되는 외부 전극(4000, 5000)의 적어도 일부는 내부 전극(200) 및 도전 패턴(310)과 동일 물질로 형성될 수 있다. 예를 들어, 내부 전극(200) 및 도전 패턴(310)이 구리를 이용하여 형성되는 경우 외부 전극(4000, 5000)의 이들과 접촉되는 영역으로부터 적어도 일부는 구리를 이용하여 형성할 수 있다. 이때, 구리는 앞서 설명한 바와 같이 도전성 페이스트를 이용한 침지 또는 인쇄 방법으로 형성하거나, 증착, 스퍼터링, 도금 등의 방법으로 형성할 수 있다. 바람직하게는 외부 전극(4000, 5000)은 도금으로 형성할 수 있다. 도금 공정으로 외부 전극(4000, 5000)을 형성하기 위해 적층체(1000)의 상하부면에 시드층을 형성한 후 시드층으로부터 도금층을 형성하여 외부 전극(4000, 5000)을 형성할 수 있다. 여기서, 외부 전극(4000. 5000)의 내부 전극(200) 및 도전 패턴(310)과 연결되는 적어도 일부는 외부 전극(4000)이 형성되는 적층체(1000)의 측면 전체일 수 있고, 일부 영역일 수도 있다.
[64]
또한, 외부 전극(4000, 5000)은 적어도 하나의 도금층을 더 포함할 수 있다. 외부 전극(4000, 5000)은 Cu, Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(4000, 5000)은 구리층, Ni 도금층 및 Sn 또는 Sn/Ag 도금층이 적층 형성될 수도 있다. 물론, 도금층은 Cu 도금층 및 Sn 도금층이 적층될 수도 있으며, Cu 도금층, Ni 도금층 및 Sn 도금층이 적층될 수도 있다. 즉, 외부 전극(4000, 5000)은 구리 도금층으로 형성된 제1층과, 제1층 상에 Ni 도금층 등으로 형성된 적어도 하나의 제2층을 포함할 수 있다. 또한, 외부 전극(4000, 5000)은 예를 들어 0.5%~ 20%의 Bi 2O 3 또는 SiO 2를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 적층체(1000)의 두면에 도포될 수 있다. 이렇게 외부 전극(4000, 5000)에 글래스 프릿이 포함됨으로써 외부 전극(4000, 5000)과 적층체(1000)의 밀착력을 향상시킬 수 있고, 적층체(1000) 내부의 전극들의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(4000, 5000)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(4000, 5000)이 형성될 수 있다. 예를 들어, 외부 전극(4000, 5000)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 물론, 외부 전극(4000, 5000)은 적어도 하나의 도금층만으로 형성될 수도 있다. 즉, 페이스트를 도포하지 않고 적어도 1회의 도금 공정을 이용하여 적어도 일층의 도금층을 형성하여 외부 전극(4000, 5000)을 형성할 수도 있다. 한편, 외부 전극(4000, 5000)은 2㎛ ~ 100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛ ~10㎛의 두께로 형성되고, Sn 또는 Sn/Ag 도금층은 2㎛ ~ 10㎛의 두께로 형성될 수 있다.
[65]
한편, 본 발명의 적층형 소자는 사용 용도에 따라 전자기기 내에 다양한 위치에 마련될 수 있다. 예를 들어, 적층형 소자가 배리스터 기능을 포함하는 경우, 즉 캐패시터부(2000)가 배리스터로도 기능하는 경우 도 4에 도시된 바와 같이 제 1 및 제 2 외부 전극(4000)은 두 개의 신호 라인 사이에 연결되고 제 3 외부 전극(5000)은 접지 단자와 연결될 수 있다. 또한, 캐패시터부(2000) 내에 배리스터가 구현되어 적층형 소자가 배리스터 기능을 포함하는 경우 전자기기의 사용자가 접촉 가능한 금속 케이스와 내부 회로 사이에 두개의 제 1 및 제 2 외부 전극(4000)이 연결되고 제 3 외부 전극(5000)은 접지 단자와 연결될 수 있다. 따라서, 신호 라인을 통해 인가되는 인가되는 과전압이 캐패시터부(2000) 및 인덕터부(3000)를 통해 접지 단자로 바이패스될 수 있다.
[66]
[67]
상기한 바와 같이 본 발명의 실시 예들에 따른 적층형 소자는 제 1 및 제 2 캐패시터부(2000a, 2000b)가 수평 방향으로 소정 간격 이격되고, 제 1 및 제 2 캐패시터부(2000a, 2000b) 사이에 인덕터부(3000)가 마련되어 제 1 및 제 2 캐패시터부(2000a, 2000b) 중 하나와 연결될 수 있다. 또한, 캐패시터부(2000) 내에 과전압 보호부를 마련할 수 있다. 따라서, 적층체의 높이를 줄이거나 유지하면서 서로 다른 기능을 갖는 둘 이상의 기능부를 하나의 적층체 내에 구현할 수 있다. 그리고, 캐패시터부(2000)와 인덕터부(3000)의 중첩 여부, 유전율, 그리고 인덕터부(3000)의 도전 패턴(310)의 형상 등에 따라 리플 발생 주파수를 고주파 대역으로 쉬프트시키고, 삽입 손실 등의 특성을 조절할 수 있다. 결국, 본 발명은 적층체의 높이를 증가시키지 않고 복수의 기능부를 하나의 적층체 내에 구현할 수 있고, 주파수 특성을 다양하게 조절할 수 있다.
[68]
[69]
실험 예
[70]
본 발명의 실시 예들에 따른 적층형 소자의 다양한 변화에 따른 주파수 특성을 실험하였다. 즉, 적층형 소자의 형상 변화 등에 따른 리플 발생 주파수와 삽입 손실을 측정하였다. 리플이 발생되면 해당 주파수에서 삽입 손실이 발생된다. 그런데, 리플 발생 주파수를 고주파 대역으로 쉬프트시키면 삽입 손실 또한 고주파 대역에서 발생되고, 그에 따라 더 높은 전송률을 갖는 전자기기에 사용할 수 있다. 즉, 리플이 고주파 대역에서 발생할수록 적층형 소자를 더 높은 전송률을 갖는 전자기기에 사용할 수 있다.
[71]
[72]
도 7은 캐패시터부와 인덕터부의 중첩 여부에 따른 주파수 특성을 나타낸 그래프로서, 캐패시터부와 인덕터부가 중첩되지 않는 실시 예 1과, 캐패시터부와 인덕터부가 중첩되는 실시 예 2의 주파수와 삽입 손실을 나타낸 그래프이다. 도 7에 도시된 바와 같이 실시 예 1의 리플 발생 주파수가 약 7.3㎓이고 이때의 삽입 손실이 약 -1.8㏈이다. 그런데, 실시 예 2의 리플 발생 주파수는 약 3.5㎓이고 이때의 삽입 손실이 약 -1.3㏈이다. 따라서, 캐패시터부와 인덕터부의 중첩 여부에 따라 리플 발생 주파수를 조절할 수 있고, 삽입 손실을 조절할 수 있다. 그런데, 캐패시터부와 인덕터부가 중첩되지 않은 경우 중첩된 경우에 비해 리플 발생 주파수를 고주파 대역으로 쉬프트시킬 수 있다.
[73]
도 8은 캐패시터부와 인덕터부의 유전율에 따른 주파수 특성을 나타낸 그래프로서, 캐패시터부와 인덕터부가 동일 유전율을 갖는 경우(실시 예 3)와 서로 다른 유전율을 갖는 경우(실시 예 4)의 주파수와 삽입 손실을 나타낸 그래프이다. 이때, 실시 예 3은 캐패시터부와 인덕터부가 모두 80의 비유전율을 갖고, 실시 예 4는 캐패시터부의 비유전율이 80이고 인덕터부의 비유전율이 4.5인 경우이다. 도 8에 도시된 바와 같이 실시 예 3은 리플 발생 주파수가 약 1.3㎓이고 이때의 삽입 손실이 약 -3㏈이다. 이에 비해, 실시 예 4의 리플 발생 주파수는 약 3.7㎓이고 이때의 삽입 손실이 약 -1.2㏈이다. 따라서, 캐패시터부와 인덕터부의 유전율에 따라 리플 발생 주파수를 조절할 수 있고, 삽입 손실을 조절할 수 있다. 그런데, 캐패시터부와 인덕터부의 유전율이 같을 경우에 비해 다를 경우 리플 발생 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 또한, 실시 예 3 및 4는 동일 주파수에서 서로 다른 삽입 손실을 가질 수 있는데, 실시 예 3은 예를 들어 800㎒에서 삽입 손실이 0.66㏈이고 4㎓에서 삽입 손실이 5.72㏈이다. 이에 비해, 실시 예 4는 800㎒에서 삽입 손실이 0.08㏈이고 4㎓에서 삽입 손실이 1.17㏈이다. 따라서, 캐패시터부와 인덕터부의 유전율이 다른 경우 같은 경우에 비해 동일 주파수에서 삽입 손실을 줄일 수 있다.
[74]
[75]
도 9는 제 3 외부 전극의 형상에 따른 주파수 특성을 나타낸 그래프이다. 제 3 외부 전극이 적층체의 Y 방향으로 대면하는 두 면과 상부면 및 하부면에 형성되는 경우(실시 예 5), 제 3 외부 전극이 적층체의 Y 방향으로 한 면과 상부면 및 하부면에 형성되는 경우(실시 예 6), 그리고 제 3 외부 전극이 적층체의 Y 방향으로 두 면에 형성하며 측면의 일부와 하면에 형성하는 경우(실시 예 7)의 주파수와 삽입 손실을 도시하였다. 이때, 실시 예 5 및 7은 제 3 외부 전극의 하나가 인덕터부의 도전 패턴과 연결되지 않는다. 도 9에 도시된 바와 같이 실시 예 5 내지 실시 예 7은 리플 발생 주파수 및 삽입 손실이 거의 동일하다. 즉, 실시 예 5 내지 실시 예 7은 리플 발생 주파수가 각각 약 4.1㎓이고, 이때의 삽입 손실이 약 -1.4㏈이다. 그러나, 실시 예 5 내지 실시 예 7은 동일 주파수에서 서로 다른 삽입 손실을 가질 수 있다. 즉, 실시 예 5는 800㎒에서 삽입 손실이 0.05㏈이고 4㎓에서 삽입 손실이 0.52㏈이며, 실시 예 6은 800㎒에서 삽입 손실이 0.04㏈이고 4㎓에서 삽입 손실이 0.16㏈이며, 실시 예 7은 800㎒에서 삽입 손실이 0.04㏈이고 4㎓에서 삽입 손실이 0.19㏈이다. 따라서, 실시 예 6, 즉 제 3 외부 전극을 Y 방향의 한 면에 형성하는 경우 삽입 손실을 줄일 수 있다. 이는 인덕터부의 도전 패턴과 연결되지 않은 제 3 외부 전극을 제거함으로써 내부의 도전 패턴들과 커플링을 줄일 수 있고, 그에 따라 삽입 손실을 개선할 수 있다.
[76]
도 10은 인덕터부의 도전 패턴의 형상에 따른 주파수 특성을 나타낸 그래프로서, 도전 패턴 내측의 공간 크기에 따른 주파수 특성을 나타내었다. 이때, 도전 패턴의 폭은 동일하게 하였고, 실시 예 8은 도전 패턴 내측으로 160㎛×720㎛으로 공간이 남도록 하고, 실시 예 9는 도전 패턴 내측으로 440㎛×370㎛으로 공간이 남도록 하였다. 도 10에 도시된 바와 같이 실시 예 8은 리플 발생 주파수가 약 4㎓이고 이때의 삽입 손실이 약 -0.4㏈이다. 이에 비해, 실시 예 9의 리플 발생 주파수는 약 4.2㎓이고 이때의 삽입 손실이 약 -1.2㏈이다. 따라서, 인덕터부의 도전 패턴 내측 공간의 크기에 따라 리플 발생 주파수 및 삽입 손실을 조절할 수 있다. 또한, 실시 예 8 및 실시 예 9는 동일 주파수에서 다른 삽입 손실을 가질 수 있는데, 실시 예 8은 800㎒에서 삽입 손실이 -0.03㏈이고 4㎓에서 삽입 손실이 -0.4㏈이며, 실시 예 9는 800㎒에서 삽입 손실이 -0.03㏈이고 4㎓에서 삽입 손실이 -0.11㏈이다. 도전 패턴 내측의 공간이 줄어들수록 동일 주파수에서 삽입 손실을 줄일 수 있다.
[77]
도 11은 인덕터부의 도전 패턴의 형상에 따른 주파수 특성을 나타낸 그래프로서, 도전 패턴의 폭에 따른 주파수 특성을 나타내었다. 이때, 도전 패턴 내측의 공간은 동일하게 하였다. 실시 예 10은 도전 패턴의 폭을 80㎛으로 하고 실시 예 11는 도전 패턴의 폭을 60㎛으로 하였으며, 실시 예 12은 도전 패턴의 폭을 40㎛으로 하였다. 도 11에 도시된 바와 같이 실시 예 10은 리플 발생 주파수가 약 4㎓이고 이때의 삽입 손실이 약 -0.8㏈이며, 실시 예 11은 리플 발생 주파수가 약 4.1㎓이고 이때의 삽입 손실이 약 -0.8㏈이다. 또한, 실시 예 12는 리플 발생 주파수가 약 4.1㎓이고 이때의 삽입 손실이 약 -0.6㏈이다. 따라서, 도전 패턴의 폭이 줄어들수록 리플 발생 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 한편, 도전 패턴의 폭에 따라 동일 주파수에서 삽입 손실이 다를 수 있다. 즉, 실시 예 10은 800㎒에서 삽입 손실이 -0.04㏈이고 4㎓에서 삽입 손실이 -0.61㏈이며, 실시 예 11은 800㎒에서 삽입 손실이 -0.04㏈이고 4㎓에서 삽입 손실이 -0.48㏈이며, 실시 예 12는 800㎒에서 삽입 손실이 -0.04㏈이고 4㎓에서 삽입 손실이 -0.44㏈이다. 따라서, 도전 패턴의 폭이 줄어들수록 동일 주파수에서 삽입 손실을 줄일 수 있다.
[78]
[79]
도 12는 캐패시턴스부의 형상에 따른 주파수 특성을 나타낸 그래프로서, 캐패시터부의 내부 전극의 적층 수와 제 1 및 제 2 캐패시터부의 내부 전극의 크기에 따른 주파수 특성을 나타내었다. 실시 예 13은 내부 전극의 적층수를 6으로 하고 제 1 및 제 2 캐패시터부의 내부 전극의 크기를 동일하게 하였고, 실시 예 14는 내부 전극의 적층수를 8로 하고 제 2 캐패시터부의 내부 전극의 크기를 제 1 캐패시터부의 내부 전극의 크기보다 크게 하였다. 도 12에 도시된 바와 같이 실시 예 13은 리플 발생 주파수가 약 3.5㎓이고 이때의 삽입 손실이 약 -0.8㏈이며, 실시 예 14는 리플 발생 주파수가 약 3.5㎓이고 이때의 삽입 손실이 약 -0.7㏈이다. 따라서, 내부 전극의 적층수가 많고 제 1 및 제 2 캐패시터부의 내부 전극의 크기가 다를수록 삽입 손실을 줄일 수 있다. 또한, 내부 전극의 형상 변화에 따라 동일 주파수에서 삽입 손실을 조절할 수 있다. 즉, 실시 예 13은 800㎒에서 삽입 손실이 -0.12㏈이고 4㎓에서 삽입 손실이 -0.89㏈이며, 실시 예 14는 800㎒에서 삽입 손실이 -0.12㏈이고 4㎓에서 삽입 손실이 -0.49㏈이다. 따라서, 내부 전극의 적층 수를 증가시키고 제 1 및 제 2 캐패시터부의 내부 전극의 크기를 다르게 할 경우 고주파에서의 삽입 손실을 줄일 수 있다.
[80]
[81]
도 13은 캐패시터의 내부 전극을 연결하는 수직 연결 배선의 위치에 따른 주파수 특성을 나타낸 그래프이다. 실시 예 15는 수직 연결 배선이 Y 방향의 중앙부에 형성되고, 실시 예 16은 수직 연결 배선이 중앙으로부터 제 3 외부 전극과 근접하게 외곽에 형성되며, 실시 예 17은 수직 연결 배선이 중앙으로부터 제 3 외부 전극과 멀어지는 외곽에 형성된다. 이때, 실시 예 16 및 17은 Y 방향의 서로 대향되는 적층체의 두 외부면으로부터 내측으로 동일 거리에 위치한다. 도 13에 도시된 바와 같이 실시 예 16은 리플 발생 주파수가 약 7.3㎓이고 이때의 삽입 손실이 약 -1.5㏈이며, 실시 예 17는 리플 발생 주파수가 약 4.3㎓이고 이때의 삽입 손실이 약 -0.4㏈이다. 또한, 실시 예 18은 리플 발생 주파수가 약 4.5㎓이고 이때의 삽입 손실이 약 -1.4㏈이다. 따라서, 수직 연결 배선이 중앙부에 형성되는 경우 외곽에 형성되는 경우에 비해 리플 발생 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 될 경우 고주파에서의 삽입 손실을 줄일 수 있다.
[82]
[83]
도 14는 캐패시터부와 인덕터부의 중첩 정도에 다른 주파수 특성을 나타낸 그래프이다. 실시 예 18 및 19는 인덕터부가 제 1 캐패시터부에 각각 5% 및 10% 중첩되고, 실시 예 20 및 21은 인덕터부가 제 2 캐패시터부에 각각 5% 및 10% 중첩된다. 이때, 제 2 캐패시터부의 내부 전극의 크기가 제 1 캐패시터부의 내부 전극의 크기보다 크다. 도 14에 도시된 바와 같이 실시 예 18은 리플 발생 주파수가 약 4.5㎓이고 이때의 삽입 손실이 약 -0.3㏈이며, 실시 예 19는 리플 발생 주파수가 약 4.5㎓이고 이때의 삽입 손실이 약 -1.0㏈이다. 또한, 실시 예 20 및 21은 리플 발생 주파수가 약 7.3㎓이고 이때의 삽입 손실이 약 -1.7㏈이다. 따라서, 인덕터부가 제 2 캐패시터부에 중첩되는 경우 제 1 캐패시터부에 중첩되는 경우보다 리플 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 즉, 내부 전극이 큰 캐패시터부에 인덕터부가 중첩될 때 리플 주파수를 고주파 대역으로 쉬프트시킬 수 있다. 참고로, 캐패시터부와 인덕터부가 중첩되지 않는 경우의 실시 예 1은 리플 발생 주파수가 약 7.3㎓이고 이때의 삽입 손실이 약 -1.8㏈이다. 따라서, 캐패시터부와 인덕터부가 중첩되지 않는 경우와 인덕터부가 내부 전극이 큰 캐패시터부에 중첩되는 경우 거의 유사한 주파수 특성을 갖게 된다.
[84]
도 15 및 도 16은 인덕터부의 캐패시터부와의 위치에 따른 주파수 특성을 나타낸 그래프이다. 실시 예 22 내지 32는 인덕터부의 위치가 제 1 및 제 2 캐패시터부 사이의 중앙부로부터 10% 내지 110% 제 1 캐패시터부로 이동한다. 즉, 실시 예 22는 인덕터부가 제 1 및 제 2 캐패시터부의 중앙부로부터 제 1 캐패시터부로 10% 이동하고, 실시 예 32는 인덕터부가 제 1 및 제 2 캐패시터부의 중앙부로부터 제 1 캐패시터부로 110% 이동한다. 이때, 70% 이동될 때부터, 즉 실시 예 28부터 인덕터부와 제 1 캐패시터부가 중첩되기 시작하며, 실시 예 29로부터 32까지 중첩 면적이 넓어진다. 도 15는 실시 예 22 내지 27의 주파수 특성으로서, 인덕터부가 제 1 캐패시터부가 중첩되지 않고 위치 이동할 때의 주파수 특성이다. 또한, 도 16는 실시 예 28 내지 32의 주파수 특성으로서, 인덕터부가 제 1 캐패시터와 중첩되며 중첩 정도가 증가하는 경우의 주파수 특성이다. 도 15 및 도 16에 도시된 바와 같이 실시 예 22 내지 32 각각의 리플 주파수는 약 7.3㎓, 약 7.3㎓, 약 7.2㎓, 약 4.5㎓, 약 4.5㎓, 약 4.5㎓, 약 4.4㎓, 약 4.5㎓, 약 4.4㎓, 약 4.4㎓, 약 4.3㎓이다. 즉, 인덕터부가 40% 정도 이동될 때부터 리플 발생 주파수가 낮아지며 그 이후에는 중첩 정도에 따라서도 거의 유사한 리플 발생 주파수를 갖게 된다.
[85]
도 17 및 도 18은 인덕터부의 캐패시터부와의 위치에 따른 주파수 특성을 나타낸 그래프이다. 실시 예 33 내지 43는 인덕터부의 위치가 제 1 및 제 2 캐패시터부 사이의 중앙부로부터 10% 내지 110% 제 2 캐패시터부로 이동한다. 즉, 실시 예 33는 인덕터부가 제 1 및 제 2 캐패시터부의 중앙부로부터 제 2 캐패시터부로 10% 이동하고, 실시 예 43는 인덕터부가 제 1 및 제 2 캐패시터부의 중앙부로부터 제 2 캐패시터부로 110% 이동한다. 이때, 20% 이동될 때부터, 즉 실시 예 40부터 인덕터부와 제 2 캐패시터부가 중첩되기 시작하며, 실시 예 40로부터 43까지 중첩 면적이 넓어진다. 도 17는 실시 예 33 내지 38의 주파수 특성이고, 도 18은 실시 예 39 내지 43의 주파수 특성이다. 도 16 및 도 17에 도시된 바와 같이 실시 예 33 내지 43 각각의 리플 주파수는 약 7.3㎓, 약 7.3㎓, 약 7.3㎓, 약 4.6㎓, 약 4.6㎓, 약 4.6㎓, 약 4.6㎓, 약 4.6㎓, 약 4.6㎓, 약 4.5㎓, 약 4.5㎓이다. 즉, 인덕터부가 40% 정도 이동될 때부터 리플 발생 주파수가 낮아지며 그 이후에는 중첩 정도에 따라서도 거의 유사한 리플 발생 주파수를 갖게 된다.
[86]
[87]
본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

산업상 이용가능성

[88]
본 발명의 실시 형태에 따른 적층형 소자는, 적층체의 높이를 증가시키지 않고 복수의 기능부를 하나의 적층체 내에 구현할 수 있고, 주파수 특성을 다양하게 조절할 수 있다.
[89]

청구범위

[청구항 1]
복수의 시트가 적층된 적층체; 상기 적층체 내부에 형성된 복수의 내부 전극을 각각 포함하는 제 1 및 제 2 캐패시터부; 상기 제 1 및 제 2 캐패시터부 사이에 마련되며 복수의 도전 패턴을 포함하는 인덕터부; 및 상기 제 1 및 제 2 캐패시터부, 그리고 인덕터부와 연결되도록 상기 적층체 외부에 형성된 외부 전극을 포함하는 적층형 소자.
[청구항 2]
청구항 1에 있어서, 상기 제 1 및 제 2 캐패시터부는 시트의 적층 방향과 직교하는 방향으로 이격되어 형성된 적층형 소자.
[청구항 3]
청구항 2에 있어서, 상기 제 1 및 제 2 캐패시터부 각각의 내부 전극은 동일 시트 상에 이격되어 형성된 적층형 소자.
[청구항 4]
청구항 2에 있어서, 동일 시트 상에 형성된 상기 제 1 캐패시터부의 내부 전극과 상기 제 2 캐패시터부의 내부 전극은 크기가 같거나 다른 적층형 소자.
[청구항 5]
청구항 2에 있어서, 상기 제 1 및 제 2 캐패시터부는 적어도 일부가 연결된 적층형 소자.
[청구항 6]
청구항 2에 있어서, 상기 인덕터부는 상기 시트의 적층 방향으로 상기 제 1 및 제 2 캐패시터부와 이격되어 형성된 적층형 소자.
[청구항 7]
청구항 6에 있어서, 상기 인덕터부는 상기 제 1 및 제 2 캐패시터부와 중첩되지 않거나 적어도 일부 중첩된 적층형 소자.
[청구항 8]
청구항 6에 있어서, 상기 인덕터부는 상기 제 1 및 제 2 캐패시터 중 적어도 하나와 연결된 적층형 소자.
[청구항 9]
청구항 1에 있어서, 상기 제 1 및 제 2 캐패시터부와 상기 인덕터부는 유전율이 다른 적층형 소자.
[청구항 10]
청구항 9에 있어서, 상기 제 1 및 제 2 캐패시터부를 이루는 시트의 유전율이 상기 인덕터부를 이루는 시트의 유전율보다 높은 적층형 소자.
[청구항 11]
청구항 6에 있어서, 상기 외부 전극은 제 1 캐패시터부의 일측과 연결된 제 1 외부 전극과, 상기 제 2 캐패시터부의 타측과 연결되며, 상기 제 1 외부 전극과 이격되어 형성된 제 2 외부 전극과, 상기 인덕터부와 연결되며, 상기 제 1 및 제 2 외부 전극과 이격되어 형성된 제 3 외부 전극을 포함하는 적층형 소자.
[청구항 12]
청구항 11에 있어서, 상기 제 1 캐패시터부의 타측은 제 1 수직 연결 배선에 의해 연결되고, 상기 제 2 캐패시터부의 일측은 제 2 수직 연결 배선에 의해 연결된 적층형 소자.
[청구항 13]
청구항 12에 있어서, 상기 제 1 및 제 2 캐패시터부와 인덕터부의 중첩 여부 또는 중첩 정도, 제 1 및 제 2 캐패시터부와 인덕터부의 유전율, 인덕터부의 제 1 및 제 2 캐패시터부 사이의 위치, 인덕터부의 도전 패턴의 형상, 제 1 및 제 2 캐패시터부의 상대 크기, 수직 연결 배선의 위치, 제 3 외부 전극의 위치 및 형상 중 적어도 어느 하나에 따라 리플 발생 주파수가 변동되는 적층형 소자.
[청구항 14]
청구항 1 내지 청구항 13 중 어느 한 항에 있어서, 상기 적층체 내에 마련된 과전압 보호부를 더 포함하는 적층형 소자.
[청구항 15]
청구항 14에 있어서, 상기 과전압 보호부는 상기 제 1 및 제 2 캐패시터부에 마련된 적층형 소자.
[청구항 16]
청구항 15에 있어서, 상기 제 1 및 제 2 캐패시터부를 이루는 시트가 배리스터 물질을 포함하는 적층형 소자.

도면

[도1]

[도2]

[도3]

[도4]

[도5]

[도6]

[도7]

[도8]

[도9]

[도10]

[도11]

[도12]

[도13]

[도14]

[도15]

[도16]

[도17]

[도18]