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1. WO2020110504 - DISPOSITIF DE COMMANDE ET DISPOSITIF ÉLECTROLUMINESCENT

Document

明 細 書

発明の名称 駆動装置および発光装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006  

発明の効果

0007  

図面の簡単な説明

0008  

発明を実施するための形態

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091  

符号の説明

0092  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2A   2B   3   4  

明 細 書

発明の名称 : 駆動装置および発光装置

技術分野

[0001]
 本開示は、駆動装置および発光装置に関する。

背景技術

[0002]
 近年、垂直共振器面発光レーザ(Vertical Cavity Surface Emitting Laser:VCSEL)のように、多数(たとえば、数百個)の発光素子で構成される多チャンネルの発光装置が知られている(たとえば、特許文献1参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 国際公開第2015/174239号

発明の概要

発明が解決しようとする課題

[0004]
 しかしながら、上記の従来技術では、多数の発光素子を駆動するドライバーチップにVCSELチップをマイクロバンプで接続しようとした場合、ドライバーチップ単体では全てのチャンネルの回路が正常であるか否かを判定することが困難であった。なぜなら、ドライバーチップに設けられるマイクロバンプ用の接続パッドが小さいため、かかる接続パッドに対して試験用のプローブをきちんと接触させることが困難であるからである。
[0005]
 そこで、本開示では、ドライバーチップ単体でも全てのチャンネルの回路が正常であるか否かを判定することができる駆動装置および発光装置を提案する。

課題を解決するための手段

[0006]
 本開示によれば、駆動装置が提供される。駆動装置は、駆動回路と、検出回路とを備える。駆動回路は、複数の発光素子で構成される複数のチャンネルを個別に駆動する。検出回路は、全ての前記チャンネルの異常を一括で検出する。また、駆動装置は、前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続される。

発明の効果

[0007]
 本開示によれば、ドライバーチップ単体でも全てのチャンネルの回路が正常であるか否かを判定することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

図面の簡単な説明

[0008]
[図1] 本開示の実施形態に係る発光装置の構成例を示す斜視図である。
[図2A] 本開示の実施形態に係るVCSELチップおよびドライバーチップの構成例を示す上面図である。
[図2B] 本開示の実施形態に係る発光装置の構成例を示す上面図である。
[図3] 本開示の実施形態に係るドライバーチップの構成例を示す回路図である。
[図4] 本開示の実施形態においてVCSELチップが搭載されている場合のドライバーチップの動作例を示す回路図である。

発明を実施するための形態

[0009]
 以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
[0010]
[発光装置の構成]
 図1は、本開示の実施形態に係る発光装置1の構成例を示す斜視図である。図1に示すように、発光装置1は、VCSELチップ2と、ドライバーチップ3とを備える。なお、本開示の実施形態において、VCSELチップ2は発光素子アレイの一例であり、ドライバーチップ3は駆動装置の一例である。
[0011]
 VCSELチップ2は、複数の発光素子5(図4参照)を備える。そしてVCSELチップ2では、かかる複数の発光素子5で複数のチャンネルが構成される。VCSELチップ2に設けられる発光素子5は、たとえば半導体レーザであってよく、具体的には垂直共振器面発光レーザ(VCSEL)でありうる。なお、実施形態において、VCSELチップ2に設けられる発光素子5は、これらの例に限られない。
[0012]
 ドライバーチップ3は、VCSELチップ2内の全てのチャンネルを個別に駆動する駆動回路10(図3参照)と、全てのチャンネルが正常であるか否かを検出する検出回路20(図3参照)とを備える。かかるドライバーチップ3の内部構成については後述する。
[0013]
 また、実施形態に係る発光装置1において、VCSELチップ2は、ドライバーチップ3の上面3a(図2A参照)上に搭載される。そして、VCSELチップ2とドライバーチップ3とは、複数のマイクロバンプ4で電気的および機械的に接続される。
[0014]
 図2Aは、本開示の実施形態に係るVCSELチップ2およびドライバーチップ3の構成例を示す上面図である。図2Aに示すように、VCSELチップ2の底面2aには、複数の接続パッド2bが設けられる。また、ドライバーチップ3の上面3aには、VCSELチップ2における複数の接続パッド2bに対応する位置に、複数の接続パッド3bが設けられる。
[0015]
 そして、接続パッド2bと接続パッド3bとを互いに向かい合わせて、かかる接続パッド2bと接続パッド3bとをマイクロバンプ4で電気的および機械的に接続することにより、図2Bに示すように、実施形態に係る発光装置1を形成することができる。図2Bは、本開示の実施形態に係る発光装置1の構成例を示す上面図である。
[0016]
 なお、マイクロバンプとは、従来のはんだボールよりも小さな(たとえば、直径数μm~数十μm)金属製のバンプで2つのチップにおける接続パッドの間を電気的および機械的に接続する技術である。これにより、多数のチャンネルを備えたVCSELチップ2をドライバーチップ3で駆動することができる。
[0017]
[ドライバーチップの構成]
 つづいて、ドライバーチップ3の具体的な構成について、図3を参照しながら説明する。図3は、本開示の実施形態に係るドライバーチップ3の構成例を示す回路図である。図3に示すように、ドライバーチップ3は、駆動回路10と、検出回路20とを備える。
[0018]
 なお、以降で説明する図3および図4の例では、理解の容易のため、ドライバーチップ3に設けられるn個(たとえば、800個)のチャンネル(以下、CHとも記載する)のうち、CH1~CH3までの構成を図示している。また、以降の説明では、CH1の検出回路20について主に説明するが、CH2~CHnの構成もCH1と同様である。
[0019]
 駆動回路10は、DAC(Digital to Analog Converter)11と、各チャンネルに対応するn個の駆動部12-1~12-nを備える(以下、総称して駆動部12とも呼称する)。DAC11は、外部からのデジタル信号で与えられる階調値に対応した電位差を選択して、かかる電位差を上配線13と下配線14との間に生じさせる。
[0020]
 駆動部12-1~12-nには、図示しない制御部から、各チャンネルごとに発光の有無を選択する選択信号S1~Snが入力される。たとえば、CH1では、制御部からの選択信号S1が信号線16で送られる。
[0021]
 そして、選択信号S1~Snは、それぞれレベルシフト回路17でレベルシフトされて選択信号SH1~SHnとなり、各チャンネルに対応する駆動部12に送られる。
[0022]
 たとえば、実施形態では、選択信号S1~Snが0~1.1(V)の信号であり、選択信号SH1~SHnが0~3.3(V)の信号である。また、選択信号S1~Snがハイレベルの場合は制御部で発光が選択されており、ローレベルの場合は発光が選択されていない。
[0023]
 図3に示すように、駆動部12-1は、3つのP型トランジスタと、1つのNOT回路とで構成される。かかる駆動部12-1は、上述のレベルシフトされた選択信号SH1に基づいて、CH1の接続パッド3bである接続パッド3b-1に所定の動作電流I1を供給する。
[0024]
 実施形態では、かかる駆動部12-1と、上配線13と下配線14との間に設けられるP型トランジスタ15とでカレントミラー回路が構成されている。そして、駆動部12-1にハイレベルの選択信号SH1が入力されることにより、駆動部12-1は、DAC11で生成される電位差に基づいた動作電流I1を接続パッド3b-1に供給することができる。
[0025]
 なお、図3の例では、全ての接続パッド3bに発光素子5が接続されていない場合(すなわち、ドライバーチップ3にVCSELチップ2が搭載されていないドライバーチップ3単体の場合)について示している。
[0026]
 検出回路20は、各チャンネルに対応するn個の検出部30-1~30-n(以下、総称して検出部30とも呼称する)と、共通配線50と、NOT回路60と、論理積回路70とを有する。
[0027]
 CH1に対応する検出部30-1は、N型トランジスタ31と、論理和回路32と、NOT回路33と、論理回路34と、論理積回路36と、NOT回路37と、排他的論理和回路38と、N型トランジスタ39とを有する。なお、本開示の実施形態において、N型トランジスタ31は、シャントスイッチの一例であり、論理積回路36は、テスト用論理積回路の一例である。
[0028]
 N型トランジスタ31のドレインは、疑似抵抗Raを介してノード40に接続される。かかるノード40は、駆動部12-1と接続パッド3b-1との間に接続されるとともに、抵抗Rbを介して論理回路34の入力側に接続される。N型トランジスタ31のソースは、接地される。すなわち、疑似抵抗Raと、シャントスイッチであるN型トランジスタ31とは、ノード40と接地との間で直列に接続される。
[0029]
 そして、N型トランジスタ31のゲートには、論理和回路32からの出力信号が入力される。かかる論理和回路32には、制御部から信号A1が入力されるとともに、信号線16のノード18から分岐された選択信号SH1が、NOT回路33を介して入力される。
[0030]
 ここで、図3の例では、上述のように、ドライバーチップ3単体の状態である。このように、ドライバーチップ3単体の状態において、実施形態では、CH1の発光が選択された場合に、発光素子5で生じる動作電圧V1を検出部30-1内で擬似的に生成することとした。具体的には、疑似抵抗RaおよびN型トランジスタ31を用いることにより、かかる動作電圧V1を検出部30-1内で擬似的に生成する。
[0031]
 制御部は、ドライバーチップ3単体である場合、ハイレベルの信号A1~Anを全ての検出部30の論理和回路32に入力する。これにより、論理和回路32からハイレベルの信号が出力されることから、すべての検出部30のN型トランジスタ31が導通し、全てのチャンネルの駆動部12が対応する疑似抵抗Raを介して接地される。
[0032]
 たとえば、CH1の駆動部12-1にハイレベルの選択信号S1が入力された場合、駆動部12-1は、所定の動作電流I1を接続パッド3b-1に供給する。そしてこの場合、接続パッド3b-1には何も接続されていない一方で、駆動部12-1は疑似抵抗Raを介して接地されている。
[0033]
 これにより、動作電流I1は疑似抵抗Raに流れ、かかる疑似抵抗Raの上流側にあるノード40で動作電圧V1が擬似的に生成される。そして、かかる動作電圧V1は、論理回路34に入力される。たとえば、ドライバーチップ3単体の場合、擬似的に生成される動作電圧V1は、電源電圧Vccと同程度(たとえば、3.3V)の値である。
[0034]
 図3に示すように、論理回路34は、3つのN型トランジスタと、3つのP型トランジスタとで構成される。論理回路34は、論理積回路として機能する論理積部と、複数(図では2つ)のインバータ回路で構成され、比較回路として機能する比較部とを有する。
[0035]
 かかる論理回路34の論理積部には、動作電圧V1に加えて、制御部から信号Tが入力される。かかる信号Tは、ドライバーチップ3に形成される全てのチャンネルにおける回路の異常を検出する際(すなわち、異常検出モードが有効になる場合)にハイレベルとなる信号である。
[0036]
 そして、異常検出モードが有効になった場合、論理回路34の比較部が比較回路として動作し、電源電圧Vccの半分の値がしきい値電圧となり、かかるしきい値電圧と入力電圧(ここでは動作電圧V1)とを比較することができる。たとえば、ハイレベルの選択信号S1が入力され、動作電流I1が駆動部12-1から供給される場合、動作電圧V1はかかるしきい値電圧以上の値となることから、論理回路34は、ハイレベルの検出信号E1を生成する。
[0037]
 一方で、ローレベルの選択信号S1が入力され、動作電流I1が駆動部12-1から供給されない場合、動作電圧V1はかかるしきい値電圧より低い値となることから、論理回路34は、ローレベルの検出信号E1を生成する。
[0038]
 すなわち、論理回路34の比較部は、コンパレータと同じ機能を有する。論理回路34の比較部を複数のインバータ回路で構成することで、コンパレータより回路構成を簡素化することができる。したがって、実施形態によれば、ドライバーチップ3の製造コストを低減することができる。なお、実施形態において、論理回路34の比較部をコンパレータで構成してもよい。
[0039]
 論理回路34から出力される検出信号E1は、論理積回路36に入力される。かかる論理積回路36には、検出信号E1に加えて、制御部からのテスト信号BがNOT回路37を介して入力される。かかるテスト信号Bは、通常の異常検出モードでは無効(すなわちローレベル)となる。このテスト信号Bを用いた処理の詳細については後述する。
[0040]
 そして、通常の異常検出モードではテスト信号Bがローレベルであることから、NOT回路37を介することにより、ハイレベルに変換されたテスト信号Bが論理積回路36に入力される。したがって、通常の異常検出モードでは、論理積回路36からは検出信号E1がそのまま出力され、排他的論理和回路38に入力される。
[0041]
 かかる排他的論理和回路38には、検出信号E1に加えて、信号線16のノード19から分岐された選択信号S1が入力される。そして、排他的論理和回路38は、入力される検出信号E1および選択信号S1に基づいて、判定信号X1を出力する。
[0042]
 たとえば、選択信号S1がハイレベル(すなわち、CH1の発光を選択)であり、検出信号E1がハイレベル(すなわち、動作電圧V1が高い電圧)である場合、ローレベルの判定信号X1が排他的論理和回路38から出力される。
[0043]
 同様に、選択信号S1がローレベル(すなわち、CH1の発光を非選択)であり、検出信号E1がローレベル(すなわち、動作電圧V1が低い電圧)である場合、ローレベルの判定信号X1が排他的論理和回路38から出力される。
[0044]
 一方で、選択信号S1がハイレベル(すなわち、CH1の発光を選択)であり、検出信号E1がローレベル(すなわち、動作電圧V1が低い電圧)である場合、ハイレベルの判定信号X1が排他的論理和回路38から出力される。
[0045]
 同様に、選択信号S1がローレベル(すなわち、CH1の発光を非選択)であり、検出信号E1がハイレベル(すなわち、動作電圧V1が高い電圧)である場合、ハイレベルの判定信号X1が排他的論理和回路38から出力される。
[0046]
 すなわち、駆動部12-1などのCH1の回路が正常であり、検出信号E1と選択信号S1とが一致する場合、ローレベルの判定信号X1が排他的論理和回路38から出力される。一方で、駆動部12-1などのCH1の回路に異常があり、検出信号E1と選択信号S1とが一致しない場合、ハイレベルの判定信号X1が排他的論理和回路38から出力される。
[0047]
 このように、実施形態では、排他的論理和回路38を用いて検出信号E1と選択信号S1とが一致するか否かを判定する。これにより、ドライバーチップ3におけるCH1の回路が正常であるか否かを容易に検出することができる。
[0048]
 これと同様に、実施形態では、CH2~CHnの検出信号E2~Enと選択信号S2~Snとがそれぞれ一致するかについて、各チャンネルに対応する検出部30の排他的論理和回路38で判定する。これにより、ドライバーチップ3におけるCH2~CHnの回路がそれぞれ正常であるか否かを容易に検出することができる。
[0049]
 排他的論理和回路38から出力される判定信号X1は、N型トランジスタ39のゲートに入力される。かかるN型トランジスタ39のドレインは共通配線50に接続され、N型トランジスタ39のソースは接地される。かかる共通配線50には、抵抗Rcを介して電源電圧Vccが供給されるとともに、各チャンネルに対応する検出部30のN型トランジスタ39が共通に接続される。
[0050]
 さらに、共通配線50の抵抗Rcよりも下流側には、NOT回路60の入力端子が接続され、かかるNOT回路60から出力される一括判定信号Zが、論理積回路70に入力される。
[0051]
 ここで、全てのチャンネルの回路が正常であり、判定信号X1~Xnが全てローレベルである場合、共通配線50は接地されない(すなわち、ハイレベルになる)ことから、NOT回路60からはローレベルの一括判定信号Zが出力される。
[0052]
 一方で、全てのチャンネルのうち1つでも異常がある場合、判定信号X1~Xnの少なくとも一つがハイレベルとなる。これにより、共通配線50が接地される(すなわち、ローレベルになる)ことから、NOT回路60からはハイレベルの一括判定信号Zが出力される。
[0053]
 このように、実施形態では、1本の共通配線50に全ての検出部30のN型トランジスタ39を接続することにより、全てのチャンネルのうち1つでも異常がある場合に、ハイレベルの一括判定信号ZをNOT回路60から出力させることができる。
[0054]
 すなわち、実施形態では、判定信号X1~Xnに基づいて全てのチャンネルの回路が正常であるか否かを一括で判定する一括判定部が、複数のN型トランジスタ39と、共通配線50と、NOT回路60とにより構成される。
[0055]
 そして、かかる一括判定部は、多入力1出力の論理和回路と同じ機能を有する。一方で、複数のN型トランジスタ39と、共通配線50と、NOT回路60とにより一括判定部を構成することで、多入力1出力の論理和回路より回路構成を簡素化することができる。
[0056]
 したがって、実施形態によれば、ドライバーチップ3の製造コストを低減することができる。なお、実施形態において、一括判定部を多入力1出力の論理和回路で構成してもよい。
[0057]
 論理積回路70には、かかる一括判定信号Zに加えて、異常検出モードを有効にする信号Tが制御部から入力される。これにより、論理積回路70は、異常検出モードが有効になった場合にのみ、ハイレベルの(すなわち、回路に異常がある場合の)一括判定信号Zを出力することができる。
[0058]
 すなわち、実施形態では、異常検出モードが有効であり、かつ全てのチャンネルのうち1つでも異常がある場合に、ハイレベルの一括判定信号Zを論理積回路70から出力させることができる。したがって、実施形態によれば、異常検出モードを有効にした場合に、ドライバーチップ3における全てのチャンネルの回路が正常であるか否かを一括で検出することができる。
[0059]
 実施形態に係る検出回路20において、ドライバーチップ3単体で異常を検出する処理の手順は以下の通りである。まず、制御部は、各チャンネルの選択信号S1~Snを所定の動作でON/OFFするとともに、ハイレベルの信号A1~Anを検出回路20の各検出部30に入力する。
[0060]
 次に、駆動部12などの回路が定常状態になった後に、異常検出モードを有効にするハイレベルの信号Tを検出回路20に入力する。これにより、ドライバーチップ3を動作開始する際などの過渡状態において、動作電圧V1~Vnが安定していない場合などに、誤って各チャンネルの回路に異常があると検出されることを抑制することができる。
[0061]
 また、実施形態では、排他的論理和回路38の前段にテスト用論理積回路である論理積回路36を設けることにより、判定信号X1を生成する排他的論理和回路38自体が正常であるか否かを判定することができる。
[0062]
 たとえば、制御部は、まず、全てのチャンネルに入力されるテスト信号Bをハイレベルに切り替える。たとえば、CH2に入力されるテスト信号Bがハイレベルに設定されると、NOT回路37でローレベルに変換されたテスト信号Bが論理積回路36に入力されることから、論理積回路36から出力される検出信号E2はローレベルとなる。
[0063]
 次に、制御部は、CH2の選択信号S2をハイレベルに設定し、その他の選択信号を全てローレベルに設定する。これにより、CH2の選択信号S2と検出信号E2とが一致しなくなることから、排他的論理和回路38からはハイレベルの判定信号X2が出力される。したがって、CH2の選択信号S2をハイレベルに設定した場合には、ハイレベルの一括判定信号Zが検出回路20から出力される。
[0064]
 このように、実施形態では、全てのチャンネルに入力されるテスト信号Bをハイレベルに設定し、個別のチャンネル(たとえば、CH2)の選択信号をハイレベルに設定した場合の一括判定信号Zをモニタする。これにより、かかる個別のチャンネルの排他的論理和回路38自体が正常であるか否かを判定することができる。
[0065]
 たとえば、実施形態では、n個のチャンネル全てで上記の判定をそれぞれ実施するシーケンス処理が実行できるようにドライバーチップ3の制御部を構成すればよい。これにより、全ての検出部30の排他的論理和回路38自体が正常であるか否かを容易に判定することができる。
[0066]
 また、実施形態では、ドライバーチップ3単体で異常検出処理する場合に、試験用の正確な電源電圧Vccをドライバーチップ3に供給することができる。これにより、かかる電源電圧Vccに基づいて生成される論理回路34のしきい値電圧をより正確な値にすることができることから、ドライバーチップ3単体での異常検出処理をより正確に実施することができる。
[0067]
[VCSELチップが搭載されている場合の異常検出処理]
 つづいては、VCSELチップ2が搭載されている場合の異常検出処理について、図4を参照しながら説明する。図4は、本開示の実施形態においてVCSELチップ2が搭載されている場合のドライバーチップ3の動作例を示す回路図である。すなわち、図4は、ドライバーチップ3にVCSELチップ2が搭載された発光装置1における動作例を示している。
[0068]
 図4に示すように、発光装置1において、ドライバーチップ3の複数の接続パッド3bには、VCSELチップ2の複数の発光素子5がそれぞれ接続される。たとえば、接続パッド3b-1~3b-nには、発光素子5-1~5-nがそれぞれ接続される。
[0069]
 発光ダイオードである発光素子5-1~5-nのアノードには、接続パッド3b-1~3b-nを介して駆動部12-1~12-nが接続される。発光素子5-1~5-nのカソードは、共通に接地される。すなわち、実施形態において、発光素子5-1~5-nはカソードコモンとなるように接続されている。
[0070]
 以降では、理解の容易のため、複数のチャンネルのうち、CH1における異常検出処理の詳細について説明する。CH1において、駆動部12-1と接続パッド3b-1との間では、駆動部12-1で生成される動作電流I1に基づいて、発光素子5-1の動作電圧V1が生じる。かかる動作電圧V1は、発光素子5-1の仕様などに基づいた値(たとえば、2.2V)であり、検出回路20の検出部30-1に入力される。
[0071]
 ここで、CH1の発光が選択され、CH1の選択信号S1がハイレベルである場合、レベルシフト回路17でレベルシフトされる選択信号SH1もハイレベルであることから、論理和回路32にはNOT回路33を介してローレベルの信号が入力される。
[0072]
 また、実施形態では、ドライバーチップ3にVCSELチップ2が接続されている場合、制御部は、ローレベルの信号A1~Anを全ての検出部30の論理和回路32に入力する。
[0073]
 すなわち、ドライバーチップ3にVCSELチップ2が接続されており、かつCH1の選択信号S1がハイレベルである場合、論理和回路32からはローレベルの信号A1が出力される。これにより、検出部30-1のN型トランジスタ31は導通しないため、疑似抵抗Raは接地されない。
[0074]
 したがって、ドライバーチップ3にVCSELチップ2が接続されており、かつCH1の選択信号S1がハイレベルである場合、検出部30-1に入力された動作電圧V1は、そのまま論理回路34に入力される。
[0075]
 そして、駆動部12-1などのCH1の回路が正常である場合、動作電圧V1は高い電圧であることから、上述の図3の例と同様に、排他的論理和回路38に入力される検出信号E1と選択信号S1とはハイレベルで一致する。したがって、駆動部12-1などのCH1の回路が正常である場合、ローレベルの判定信号X1が排他的論理和回路38から出力される。
[0076]
 一方で、駆動部12-1などのCH1の回路に異常がある場合、動作電圧V1は低い電圧であることから、排他的論理和回路38に入力される検出信号E1と選択信号S1とは一致しない。したがって、駆動部12-1などのCH1の回路に異常がある場合、ハイレベルの判定信号X1が排他的論理和回路38から出力される。
[0077]
 また、CH1の発光が選択されず、CH1の選択信号S1がローレベルである場合、レベルシフト回路17でレベルシフトされる選択信号SH1もローレベルであることから、論理和回路32には、NOT回路33を介してハイレベルの信号が入力される。これにより、論理和回路32からはハイレベルの信号が出力されることから、検出部30-1のN型トランジスタ31が導通し、疑似抵抗Raは接地される。
[0078]
 そして、駆動部12-1などのCH1の回路が正常である場合、動作電流I1は流れないため、動作電圧V1は低い電圧である。これにより、上述の図3の例と同様に、排他的論理和回路38に入力される検出信号E1と選択信号S1とはローレベルで一致する。したがって、駆動部12-1などのCH1の回路が正常である場合、ローレベルの判定信号X1が排他的論理和回路38から出力される。
[0079]
 一方で、駆動部12-1などのCH1の回路に異常があり、高い動作電流I1が流れる場合、かかる高い動作電流I1が疑似抵抗Raに流れることから、高い動作電圧V1がノード40で生じる。これにより、排他的論理和回路38に入力される検出信号E1と選択信号S1とは一致しない。したがって、駆動部12-1などのCH1の回路に異常がある場合、ハイレベルの判定信号X1が排他的論理和回路38から出力される。
[0080]
 このように、実施形態では、特定のチャンネルの発光が選択されていない場合において、かかる特定のチャンネルで高い動作電流が発生した場合でも、かかる特定のチャンネルの回路が正常であるか否かを検出することができる。
[0081]
 そして、全てのチャンネルの回路が正常であり、判定信号X1~Xnが全てローレベルである場合、上述の図3の例と同様に、検出回路20からはローレベルの一括判定信号Zが出力される。
[0082]
 一方で、全てのチャンネルのうち1つでも異常がある場合、判定信号X1~Xnの少なくとも一つがハイレベルとなることから、検出回路20からはハイレベルの一括判定信号Zが出力される。
[0083]
 ここまで説明したように、実施形態では、発光装置1が動作中である場合でも、異常検出モードを有効にすることにより、ドライバーチップ3における全てのチャンネルの回路が正常であるか否かを一括で検出することができる。
[0084]
 また、実施形態では、特定のチャンネルが選択されていない場合において、かかる特定のチャンネルの回路に異常があり、高い動作電流が発生した場合でも、かかる高い動作電流を疑似抵抗Raにバイパスすることができる。したがって、実施形態によれば、特定のチャンネルが選択されていない場合に、かかる特定のチャンネルの発光素子5が誤って発光することを抑制することができる。
[0085]
 また、実施形態では、駆動部12と論理回路34の比較部との間に論理回路34の論理積部を設けることにより、異常検出モードが有効である場合にのみ動作電圧V1を論理回路34の比較部に入力することとした。
[0086]
 これにより、異常検出モードが無効である場合(すなわち、発光装置1が通常動作モードである場合)に、論理回路34の比較部が動作することによってドライバーチップ3の消費電力が増加することを抑制することができる。特に実施形態では、論理回路34の比較部が複数のインバータ回路で構成されていることから、論理回路34の比較部を動作させた場合に消費電力が比較的大きいため、消費電力抑制の効果が高い。
[0087]
 なお、上述の実施形態では、選択信号S1をレベルシフト回路17でレベルシフトした上で、駆動部12-1に入力した例について示したが、選択信号S1をそのまま駆動部12-1に入力してもよい。この場合、かかる選択信号S1のハイレベル信号は、電源電圧Vccと同程度の電圧であればよい。
[0088]
 また、上述の実施形態では、DAC11をVCSELチップ2の各エリアごとに複数(たとえば、16個)設け、それぞれのDAC11に駆動部12を所定の個数ずつ(たとえば、50個ずつ)接続してもよい。
[0089]
 また、上述の実施形態では、駆動部12がP型トランジスタで構成され、カソードが共通に接続される複数の発光素子5を駆動する例について示した。一方で、本開示は、駆動部12がN型トランジスタで構成され、アノードが共通に接続される複数の発光素子5を駆動してもよい。
[0090]
 なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
[0091]
 なお、本技術は以下のような構成も取ることができる。
(1)
 複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、
 全ての前記チャンネルの異常を一括で検出する検出回路と、
 を備え、
 前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続される
 駆動装置。
(2)
 前記検出回路は、
 それぞれの前記チャンネルの前記発光素子の内部抵抗を擬似的に形成する複数の疑似抵抗と、
 それぞれの前記疑似抵抗に直列に接続される複数のシャントスイッチと、
 を有し、
 前記発光素子アレイが接続されていない場合、前記複数のシャントスイッチを全て導通させて、前記全てのチャンネルの前記発光素子の動作電圧を擬似的に生成する
 前記(1)に記載の駆動装置。
(3)
 前記検出回路は、
 前記発光素子アレイが接続されている場合、発光が選択されていない前記チャンネルに対応する前記シャントスイッチを導通させる
 前記(2)に記載の駆動装置。
(4)
 前記駆動回路は、
 前記チャンネルの発光の有無を選択する選択信号を生成する制御部を有し、
 前記検出回路は、
 前記制御部から送信される前記選択信号と、前記発光素子の動作電圧に基づいて生成される前記チャンネルの出力信号とを比較する排他的論理和回路を有する
 前記(2)または(3)に記載の駆動装置。
(5)
 前記検出回路は、
 各チャンネルごとの前記選択信号と前記出力信号とを比較する複数の前記排他的論理和回路と、
 全ての前記排他的論理和回路からの信号に基づいて、前記全てのチャンネルが正常であるか否かを一括で判定する一括判定部と、を有する
 前記(4)に記載の駆動装置。
(6)
 前記検出回路は、
 前記動作電圧と所定のしきい値電圧とを比較して、前記出力信号を生成する比較部を有する
 前記(4)または(5)に記載の駆動装置。
(7)
 前記検出回路は、
 前記比較部と前記排他的論理和回路との間に、前記排他的論理和回路の動作を確認するテスト信号が入力されるテスト用論理積回路を有する
 前記(6)に記載の駆動装置。
(8)
 複数の発光素子が設けられる発光素子アレイと、
 前記複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、全ての前記チャンネルの異常を一括で検出する検出回路と、を備える駆動装置と、
 を備え、
 前記発光素子アレイと前記駆動装置とは、複数のマイクロバンプで電気的および機械的に接続される
 発光装置。
(9)
 前記発光素子アレイは、垂直共振器面発光レーザ(Vertical Cavity Surface Emitting Laser:VCSEL)で構成される
 前記(8)に記載の発光装置。

符号の説明

[0092]
1  発光装置
2  VCSELチップ(発光素子アレイの一例)
3  ドライバーチップ(駆動装置の一例)
4  マイクロバンプ
5  発光素子
10 駆動回路
20 検出回路
30 検出部
31 N型トランジスタ(シャントスイッチの一例)
34 論理回路
36 論理積回路(テスト用論理積回路の一例)
38 排他的論理和回路
50 共通配線
Ra 疑似抵抗
B  テスト信号

請求の範囲

[請求項1]
 複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、
 全ての前記チャンネルの異常を一括で検出する検出回路と、
 を備え、
 前記複数の発光素子が設けられる発光素子アレイと、複数のマイクロバンプで電気的および機械的に接続される
 駆動装置。
[請求項2]
 前記検出回路は、
 それぞれの前記チャンネルの前記発光素子の内部抵抗を擬似的に形成する複数の疑似抵抗と、
 それぞれの前記疑似抵抗に直列に接続される複数のシャントスイッチと、
 を有し、
 前記発光素子アレイが接続されていない場合、前記複数のシャントスイッチを全て導通させて、前記全てのチャンネルの前記発光素子の動作電圧を擬似的に生成する
 請求項1に記載の駆動装置。
[請求項3]
 前記検出回路は、
 前記発光素子アレイが接続されている場合、発光が選択されていない前記チャンネルに対応する前記シャントスイッチを導通させる
 請求項2に記載の駆動装置。
[請求項4]
 前記駆動回路は、
 前記チャンネルの発光の有無を選択する選択信号を生成する制御部を有し、
 前記検出回路は、
 前記制御部から送信される前記選択信号と、前記発光素子の動作電圧に基づいて生成される前記チャンネルの出力信号とを比較する排他的論理和回路を有する
 請求項2に記載の駆動装置。
[請求項5]
 前記検出回路は、
 各チャンネルごとの前記選択信号と前記出力信号とを比較する複数の前記排他的論理和回路と、
 全ての前記排他的論理和回路からの信号に基づいて、前記全てのチャンネルが正常であるか否かを一括で判定する一括判定部と、を有する
 請求項4に記載の駆動装置。
[請求項6]
 前記検出回路は、
 前記動作電圧と所定のしきい値電圧とを比較して、前記出力信号を生成する比較部を有する
 請求項4に記載の駆動装置。
[請求項7]
 前記検出回路は、
 前記比較部と前記排他的論理和回路との間に、前記排他的論理和回路の動作を確認するテスト信号が入力されるテスト用論理積回路を有する
 請求項6に記載の駆動装置。
[請求項8]
 複数の発光素子が設けられる発光素子アレイと、
 前記複数の発光素子で構成される複数のチャンネルを個別に駆動する駆動回路と、全ての前記チャンネルの異常を一括で検出する検出回路と、を備える駆動装置と、
 を備え、
 前記発光素子アレイと前記駆動装置とは、複数のマイクロバンプで電気的および機械的に接続される
 発光装置。
[請求項9]
 前記発光素子アレイは、垂直共振器面発光レーザ(Vertical Cavity Surface Emitting Laser:VCSEL)で構成される
 請求項8に記載の発光装置。

図面

[ 図 1]

[ 図 2A]

[ 図 2B]

[ 図 3]

[ 図 4]