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1. WO2020072619 - ADRESSAGE DE GOULOTS D'ÉTRANGLEMENT POUR L'EXÉCUTION D'UN RÉSEAU NEURONAL PROFOND D'UNE UNITÉ DE PROCESSEUR GRAPHIQUE

Numéro de publication WO/2020/072619
Date de publication 09.04.2020
N° de la demande internationale PCT/US2019/054261
Date du dépôt international 02.10.2019
CIB
G06N 3/02 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
NSYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3Systèmes de calculateurs basés sur des modèles biologiques
02utilisant des modèles de réseaux neuronaux
G06N 20/00 2019.01
GPHYSIQUE
06CALCUL; COMPTAGE
NSYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
20Apprentissage automatique
CPC
G06N 20/00
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
NCOMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
20Machine learning
G06N 3/02
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
NCOMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3Computer systems based on biological models
02using neural network models
Déposants
  • THE REGENTS OF THE UNIVERSITY OF MICHIGAN [US]/[US]
Inventeurs
  • HILL, Parker
  • TANG, Lingjia
  • MARS, Jason
  • LAURENZANO, Michael
Mandataires
  • TILTON, Noah, K.
Données relatives à la priorité
62/740,26702.10.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) ADDRESSING BOTTLENECKS FOR DEEP NEURAL NETWORK EXECUTION OF A GRAPHICS PROCESSOR UNIT
(FR) ADRESSAGE DE GOULOTS D'ÉTRANGLEMENT POUR L'EXÉCUTION D'UN RÉSEAU NEURONAL PROFOND D'UNE UNITÉ DE PROCESSEUR GRAPHIQUE
Abrégé
(EN)
A method includes receiving a non-optimized deep neural network (DNN), identifying sets of contributing and/or non-contributing synapse vectors, and generating an optimized DNN based on the non-optimized DNN. A method includes loading two strings into a first register, loading contents of the first register into an on-chip register, loading a first set of bits of the on-chip register into a second register, loading a second set of bits of the on-chip register into a third register, computing on the second register and third register, and writing the contents of the second register and third register to off-chip memory. A method includes extending a parallel thread instruction set architecture of a processor. A processor includes a plurality of floating point units including a data fission unit and an instruction unit. A runtime system includes an off-chip memory, registers, and on-chip memory. The runtime system includes a synapse vector elimination kernel.
(FR)
L'invention concerne un procédé qui consiste à : recevoir un réseau neuronal profond non optimisé (DNN); identifier des ensembles de vecteurs synaptiques contributeurs et/ou non contributeurs; et générer un DNN optimisé sur la base du DNN non optimisé. Un procédé consiste à : charger deux chaînes dans un premier registre; charger des contenus du premier registre dans un registre sur puce; charger un premier ensemble de bits du registre sur puce dans un second registre; charger un deuxième ensemble de bits du registre sur puce dans un troisième registre; calculer le deuxième registre et le troisième registre; et écrire les contenus du deuxième registre et du troisième registre dans une mémoire hors puce. Un procédé consiste à étendre une architecture d'ensemble d'instructions de fils d'exécution parallèles d'un processeur. Un processeur comprend une pluralité d'unités de virgule flottante comprenant une unité de fission de données et une unité d'instruction. Un système d'exécution comprend une mémoire hors puce, des registres et une mémoire sur puce. Le système d'exécution comprend un noyau d'élimination de vecteurs synaptiques.
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