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1. WO2020069009 - OBSERVABILITÉ ET CONTRÔLABILITÉ COHÉRENTES DE PROPAGATION DE DONNÉES ET D'HORLOGES SUPERPOSÉES DANS L'ÉMULATION ET LE PROTOTYPAGE

Numéro de publication WO/2020/069009
Date de publication 02.04.2020
N° de la demande internationale PCT/US2019/052996
Date du dépôt international 25.09.2019
CIB
G06F 1/04 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1Détails non couverts par les groupes G06F3/-G06F13/89
04Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
G06F 17/50 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17Équipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50Conception assistée par ordinateur
G06F 1/10 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1Détails non couverts par les groupes G06F3/-G06F13/89
04Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
10Répartition des signaux d'horloge
CPC
G06F 1/08
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
04Generating or distributing clock signals or signals derived directly therefrom
08Clock generators with changeable or programmable clock frequency
G06F 2119/18
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
2119Details relating to the type or aim of the analysis or the optimisation
18Manufacturability analysis or optimisation for manufacturability
G06F 30/331
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
32Circuit design at the digital level
33Design verification, e.g. functional simulation or model checking
3308using simulation
331with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
G06F 30/367
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
30Computer-aided design [CAD]
30Circuit design
36Circuit design at the analogue level
367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
H03K 19/21
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
20characterised by logic function, e.g. AND, OR, NOR, NOT circuits
21EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
Déposants
  • SYNOPSYS, INC. [US]/[US]
Inventeurs
  • RABINOVITCH, Alexander
  • MIHAJLOVIC, Bojan
  • GUERIN, Xavier
  • SHROFF, Manish
Mandataires
  • TABIBI, Ardeshir
  • SHU, Emily
  • O'CONNOR, Daniel J.
  • BURROW, Lauren E.
  • SANDERS, Marisa
  • FRANCIA, Rahjima
  • ZOTTOLA, Dana
  • BLAISE, Russell P.
Données relatives à la priorité
62/736,11125.09.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) COHERENT OBSERVABILITY AND CONTROLLABILITY OF OVERLAID CLOCK AND DATA PROPAGATION IN EMULATION AND PROTOTYPING
(FR) OBSERVABILITÉ ET CONTRÔLABILITÉ COHÉRENTES DE PROPAGATION DE DONNÉES ET D'HORLOGES SUPERPOSÉES DANS L'ÉMULATION ET LE PROTOTYPAGE
Abrégé
(EN)
The independent claims of this patent signify a concise description of embodiments. An emulation control block enables a user to view an entire design in the same phase so that the used can observe and control a halted design in the same logical reference cycle. Both the clock cone and design flops are provided in the state which occurs after the evaluation of cycle K of the reference time. During cycle K+1 of an emulation, the values of derived clocks for cycle K+1 are computed. Moreover, during cycle K+1 of the emulation, the values of the sequential elements are computed based cycle K values of the clocks. When the emulation is halted due to a break, the clock cone is reverted to its previous state. This Abstract is not intended to limit the scope of the claims.
(FR)
Les revendications indépendantes de ce brevet sont une description concise des modes de réalisation. Un bloc de commande d'émulation permet à un utilisateur de visualiser une conception entière dans la même phase de telle sorte que l'utilisateur peut observer et commander une conception arrêtée dans le même cycle de référence logique. À la fois le cône d'horloge et les bascules de conception sont prévus dans l'état qui se produit après l'évaluation du cycle K du temps de référence. Au cours du cycle K +1 d'une émulation, les valeurs des horloges dérivées pour le cycle K +1 sont calculées. De plus, pendant le cycle K +1 de l'émulation, les valeurs des éléments séquentiels sont calculées sur la base de valeurs de cycle K des horloges. Lorsque l'émulation est arrêtée en raison d'une rupture, le cône d'horloge est ramené à son état précédent. Cet abrégé n'est pas destiné à limiter la portée des revendications.
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