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1. WO2020068239 - ÉMETTEUR D'E/S À DOUBLE ALIMENTATION

Numéro de publication WO/2020/068239
Date de publication 02.04.2020
N° de la demande internationale PCT/US2019/039976
Date du dépôt international 28.06.2019
CIB
G11C 11/4074 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
11Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21utilisant des éléments électriques
34utilisant des dispositifs à semi-conducteurs
40utilisant des transistors
401formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407pour des cellules de mémoire du type à effet de champ
4074Circuits d'alimentation ou de génération de tension, p.ex. générateurs de tension de polarisation, générateurs de tension de substrat, alimentation de secours, circuits de commande d'alimentation
G11C 5/14 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
5Détails de mémoires couverts par le groupe G11C11/71
14Dispositions pour l'alimentation
CPC
G06F 1/3275
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
1Details not covered by groups G06F3/00G06F13/00 and G06F21/00
26Power supply means, e.g. regulation thereof
32Means for saving power
3203Power management, i.e. event-based initiation of power-saving mode
3234Power saving characterised by the action undertaken
325Power saving in peripheral device
3275Power saving in memory, e.g. RAM, cache
G06F 13/1694
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
16for access to memory bus
1668Details of memory controller
1694Configuration of memory controller to different memory types
G11C 7/1051
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/1075
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1075for multiport memories each having random access ports and serial ports, e.g. video RAM
Déposants
  • INTEL CORPORATION [US]/[US]
Inventeurs
  • VENKATRAM, Hariprasath
  • MOSTOFA, Mohammed
  • INTI, Rajesh
  • CHENG, Roger K.
  • MARTIN, Aaron
  • MOZAK, Christopher
  • KAPPANGANTULA, Pavan Kumar
  • YANG, Hsien-Pao
  • MANSURI, Mozhgan
  • JAUSSI, James
  • SRIDHARAN, Harishankar
Mandataires
  • MUGHAL, Usman A.
Données relatives à la priorité
16/147,63429.09.2018US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) DUAL POWER I/O TRANSMITTER
(FR) ÉMETTEUR D'E/S À DOUBLE ALIMENTATION
Abrégé
(EN)
An apparatus is provided which comprises: a first power supply rail to provide a first power supply; second and third power supply rails to provide second and third power supplies, respectively, wherein a voltage level of the first power supply is higher than a voltage level of each of the second and third power supplies; a first driver circuitry coupled to the first power supply rail and the second power supply rail; a second driver circuitry coupled to the third power supply rail, and coupled to the first driver circuitry; and a stack of transistors of N conductivity type coupled to the first power supply rail, and to the second driver circuitry.
(FR)
L'invention concerne un appareil qui comprend : un premier rail d'alimentation électrique afin de fournir une première alimentation électrique ; des second et troisième rails d'alimentation électrique afin de fournir des seconde et troisième alimentations électriques, respectivement, un niveau de tension de la première alimentation électrique étant supérieur à un niveau de tension de chacune des seconde et troisième alimentations électriques ; un premier circuit d'attaque couplé au premier rail d'alimentation électrique et au second rail d'alimentation électrique ; un second circuit d'attaque couplé au troisième rail d'alimentation électrique, et couplé au premier circuit d'attaque ; et un empilement de transistors de type de conductivité N couplé au premier rail d'alimentation électrique, et au second circuit d'attaque.
Également publié en tant que
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