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1. WO2020017506 - CIRCUIT D'ATTAQUE ET APPAREIL DE CONVERSION DE PUISSANCE ÉLECTRIQUE

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明 細 書

発明の名称 駆動回路及び電力変換装置

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006   0007  

課題を解決するための手段

0008  

発明の効果

0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077  

符号の説明

0078  

請求の範囲

1   2   3   4   5   6   7   8  

図面

1   2   3   4   5   6   7  

明 細 書

発明の名称 : 駆動回路及び電力変換装置

技術分野

[0001]
 本発明は、駆動回路及び電力変換装置に関し、より特定的には、半導体スイッチング素子の駆動回路、及び、当該駆動回路を備えた電力変換装置に関する。

背景技術

[0002]
 電力変換装置では、主回路に設けられた半導体スイッチング素子のオンオフを制御するために、当該半導体スイッチング素子の制御電極の駆動回路(「ゲート駆動回路」とも呼ばれる)が用いられる。又、電力変換装置においては、駆動回路及びその他制御系を構築する回路に電力を供給するための制御電源が設けられる。当該制御電源については、電力変換装置の主回路から電力を供給する方式が一般的に採用されている。
[0003]
 例えば、特開平10-285909号公報(特許文献1)に記載された、主電源の投入によって制御電源が供給される電源自給式のゲート回路では、主電源投入後に、制御電源が確立されるまでの期間において、半導体スイッチング素子のゲート部を短絡するスイッチが配置される。制御電源が確立されると、当該スイッチが開放されて、ゲート部の短絡が解除される。これにより、制御電源が未確立の期間において、寄生容量の充電電流によって電圧駆動型素子のゲート電圧が上昇することによる、素子劣化等につながる誤点孤を防止することができる。

先行技術文献

特許文献

[0004]
特許文献1 : 特開平10-285909号公報

発明の概要

発明が解決しようとする課題

[0005]
 しかしながら、特許文献1のゲート回路では、制御電源が未確立の期間では、IGBT(Insulated Gate Bipolar Transistor)で構成された半導体スイッチング素子のゲート及びエミッタ間がスイッチにより短絡されるので、ゲート電流を供給する駆動アンプの出力は、ゲート抵抗を介して半導体スイッチング素子のエミッタ端子に接続された状態になっている。
[0006]
 このとき、ゲート回路への電力供給が始まり、ゲート回路の電源系が起動を開始してゲート電圧が立ち上がり始めると、駆動アンプの出力ノードに印加される電圧に応じてゲート抵抗に電流が流れることによって、電力損失が発生する。ゲート抵抗値は、半導体スイッチング素子の駆動条件を調整するように決定されるが、数Ω程度と小さくなる場合もある。このような場合には、制御電源が未確立の期間においてゲート抵抗で発生する電力損失が数十W以上に達することも想定される。このようなゲート抵抗での大きな電力損失は、ゲート回路の電源系の起動不良を引き起こす一因となることが懸念される。
[0007]
 本発明はこのような課題を解決するためになされたものであって、本発明の目的は、半導体スイッチング素子の制御電極の駆動回路において、電源起動時における、電力損失の発生、及び、半導体スイッチング素子の誤点孤を防止することである。

課題を解決するための手段

[0008]
 本発明のある局面によれば、半導体スイッチング素子の制御電極を駆動する駆動回路であって、駆動電圧生成部と、信号増幅部と、抵抗素子と、第1及び第2のスイッチ素子と、起動検知部とを備える。駆動電圧生成部は、駆動回路の外部の電源から供給された電圧から制御電極の駆動に用いる駆動電圧を発生する。信号増幅部は、半導体スイッチング素子のオンオフを制御する制御信号を増幅して出力する。抵抗素子は、制御電極と接続された出力端子と、信号増幅部の出力ノードとの間に接続される。第1のスイッチ素子は、出力ノード及び出力端子の間に抵抗素子と直列に接続される。第2のスイッチ素子は、オン時に出力端子を短絡状態とする。起動検知部は、駆動電圧生成部の起動を検知すると電気信号を出力する。第1のスイッチ素子は、電気信号の出力時にオンするノーマリオフ型のスイッチで構成される。第2のスイッチ素子は、電気信号の出力時にオフするノーマリオン型のスイッチで構成される。

発明の効果

[0009]
 本発明によれば、半導体スイッチング素子の制御電極の駆動回路において、制御電源の起動が検知されるまでの間、誤点孤防止のために短絡状態とされる制御電極に対する電流経路を遮断することができるので、電力損失の発生、及び、半導体スイッチング素子の誤点孤を防止することができる。

図面の簡単な説明

[0010]
[図1] 実施の形態1に係る駆動回路の構成を説明するブロック図である。
[図2] 図1に示された駆動回路の起動時の動作波形図である。
[図3] 図1に示されたスイッチ間のデッドタイムを説明するための動作波形図である。
[図4] 実施の形態2に係る駆動回路の構成を説明するブロック図である。
[図5] 図4に示された駆動回路の起動時の動作波形図である。
[図6] 実施の形態3に係る電力変換装置の構成例を説明するブロック図である。
[図7] 図6に示された変換器セルの構成例を説明するブロック図である。

発明を実施するための形態

[0011]
 以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
[0012]
 実施の形態1.
 図1は、実施の形態1に係る駆動回路の構成を示すブロック図である。
[0013]
 図1を参照して、駆動回路100aは、図示しない制御回路によって生成された制御信号Sgcに従って、半導体スイッチング素子200をオンオフする。
[0014]
 半導体スイッチング素子200は、正電極201、負電極202、及び、制御電極203を有し、制御電極203の電圧又は電流に応じて、正電極201及び負電極202の間に電流経路を形成するオン状態と、当該電流経路を遮断するオフ状態との一方に制御される。
[0015]
 本実施の形態では、半導体スイッチング素子200は、電圧駆動型素子である、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)によって構成される例を説明する。MOSFETでは、正電極201はドレインであり、負電極202はソースであり、制御電極203はゲートである。以下では、正電極201、負電極202、及び、制御電極203について、ドレイン201、ソース202、及び、ゲート203とも称する。尚、半導体スイッチング素子200がIGBT(Insulated Gate Bipolar Transistor)で構成される場合には、正電極201はコレクタであり、負電極202はエミッタであり、制御電極203はゲートである。
[0016]
 又、制御信号Sgcについても、ゲート制御信号Sgcとも称する。駆動回路100aは、ゲート制御信号Sgcに従って半導体スイッチング素子200をオンオフするために、ゲート203を駆動する電圧及び電流を出力する。公知のように、半導体スイッチング素子200は、ソース202に対するゲート203の電圧であるゲート電圧Vgtが閾値電圧(Vth)よりも高いとオンする。一方で、ゲート電圧Vgtが閾値電圧(Vth)よりも低いと、半導体スイッチング素子200はオフする。
[0017]
 実施の形態1に係る駆動回路100aは、ゲート駆動電圧生成部10aと、ゲート信号増幅部20と、ゲート抵抗30と、ゲート出力端子40aと、ソース出力端子40bと、相補にオンオフするスイッチ素子50及び60と、起動検知部70とを備える。
[0018]
 ゲート駆動電圧生成部10aは、低電圧側の電源配線NL及び高電圧側の電源配線PLと接続されており、駆動回路100aの外部の電源(以下、「外部電源」と称する)より供給される電力から、ゲート駆動電圧Vcを生成する。ゲート駆動電圧生成部10aは、ゲート駆動電圧Vcを高圧側の電源配線PLへ出力する。実施の形態1では、低圧側の電源配線NLが、基準電圧(ここでは、GND)を供給する基準電位配線に相当する。基準電圧は、ソース202の電圧に相当する。
[0019]
 例えば、上記外部電源が交流電力を供給する場合には、ゲート駆動電圧生成部10aは、AC/DCコンバータによって構成することができる。AC/DCコンバータには、例えば、ダイオードを用いた半波整流回路或いは全波整流回路、又は、半導体スイッチング素子を用いたPWM(Pulse Width Modulation)整流回路等の公知の技術を適用することができる。
[0020]
 又、上記外部電源が直流電力を供給する場合には、ゲート駆動電圧生成部10aは、DC/DCコンバータによって構成することができる。DC/DCコンバータには、例えば、シャントレギュレータ、シリーズレギュレータ、又は、半導体スイッチング素子を用いたスイッチングレギュレータ等の公知の技術を適用することができる。
[0021]
 ゲート信号増幅部20は、ゲート制御信号Sgcを、ゲート203を駆動するのに十分な電圧及び電流に増幅して、出力ノードNoへ出力する。ゲート信号増幅部20は、例えば、プッシュプル型の増幅回路等によって構成することができる。又、外部から受信するゲート制御信号Sgcが光信号である場合には、ゲート信号増幅部20は、入力段に光受信素子を配設するともに、受信した光信号(ゲート制御信号Sgc)の光-電気変換機能を有するように構成される。
[0022]
 ゲート出力端子40aは、半導体スイッチング素子200のゲート203と接続される。ソース出力端子40bは、基準電位配線(ここでは、低圧側の電源配線NL)、及び、半導体スイッチング素子200のソース202と接続される。ゲート信号増幅部20の出力ノードNoと、ゲート出力端子40aとの間には、ゲート抵抗30及びノーマリオフ型のスイッチ素子50が直列に接続される。
[0023]
 ゲート抵抗30の抵抗値は、駆動回路100aの駆動対象である半導体スイッチング素子200のスイッチング特性を考慮して決定される。一般的には、数Ωから数十Ω程度の抵抗値が採用される。又、本実施の形態では、説明を簡略化するために単一のゲート抵抗30が配置される構成を例示するが、ターンオン時及びターンオフ時の間で、ゲート抵抗値を切り替えるように、ゲート抵抗30を構成することも可能である。例えば、異なる抵抗値を有する2個の抵抗素子と、少なくとも1個のスイッチング素子とを組み合わせることによって、ゲート抵抗値の切り替えが可能となる。
[0024]
 スイッチ素子50は、ノーマリオフ型の半導体スイッチ又は機械式スイッチ等で構成することができる。スイッチ素子50は、起動検知部70から電気信号Sctが出力されるとオンされる一方で、電気信号Sctの非出力時にはオフされる。
[0025]
 ゲート出力端子40aと、ソース出力端子40bとの間には、ノーマリオン型のスイッチ素子60が接続される。スイッチ素子60は、ノーマリオン型の半導体スイッチ又は機械式スイッチ等によって構成することができる。スイッチ素子60は、起動検知部70から電気信号Sctが出力されるとオフされる一方で、電気信号Sctの非出力時にはオンされる。スイッチ素子60のオン時には、半導体スイッチング素子200のゲート203及びソース202が同電位(GND)とされて、ゲート203が短絡状態とされる。これにより、スイッチ素子60のオン期間では、半導体スイッチング素子200を確実にオフ状態に維持することで誤点孤を防止できる。
[0026]
 起動検知部70は、電源配線PLの電圧、即ち、ゲート駆動電圧生成部10aによって生成されたゲート駆動電圧Vcを入力とする。起動検知部70は、例えば、コンパレータ等によって構成されて、ゲート駆動電圧Vcを予め定められた判定電圧Vtと比較する。起動検知部70は、ゲート駆動電圧Vcが判定電圧Vtを超えると、ゲート駆動電圧生成部10bの起動(言い換えると、制御電源の起動)を検知して、電気信号Sctを出力する。一方で、ゲート駆動電圧Vcが判定電圧Vtに達しない間は、電気信号Sctは出力されない。
[0027]
 次に、実施の形態1に係る駆動回路100aの電源起動時の動作について、図2を用いて説明する。
[0028]
 図2は、図1に示された駆動回路100aの起動時の動作波形図である。図2には、ゲート駆動電圧生成部10aに対して、外部の電源から直流電力(直流電圧Vd)が供給された場合の波形図が例示される。
[0029]
 図2を参照して、時刻tsにおいて、外部からの電源供給が開始されると、直流電圧Vdが立ち上がる。電源供給が開始される時刻ts以前では、ゲート駆動電圧Vcは生成されておらず(Vc=0)、電気信号Sctも生成されていない(Sct=“0”)。
[0030]
 時刻tsより、直流電圧Vdが供給されるのに応じて、ゲート駆動電圧生成部10aは、ゲート駆動電圧Vcの生成を開始する。これにより、ゲート駆動電圧Vcが上昇し、時刻tzで、ゲート駆動電圧Vcは定格値まで上昇する。
[0031]
 時刻txにおいて、ゲート駆動電圧Vcが判定電圧Vt(Vt>0)を超えると(Vc>Vt)、起動検知部70は、ゲート駆動電圧Vcの起動を検知して、電気信号Sctを出力する(Sct=“1”)。一方で、時刻ts~txの期間も、時刻ts以前と同様に、電気信号Sctは出力されない(Sct=“0”)。
[0032]
 従って、外部からの電源供給の開始前(時刻ts以前)、及び、電源供給開始からゲート駆動電圧生成部10aの起動が検知されるまでの期間(時刻ts~tx)を通じて、スイッチ素子60がオン状態に維持されるとともに、スイッチ素子50はオフ状態に維持される。これにより、半導体スイッチング素子200のゲート203及びソース202を短絡することにより、半導体スイッチング素子200をオフ状態に維持することができる。特に、電源起動時に、主回路の起動に伴って、半導体スイッチング素子200の帰還容量を通じたゲート容量の意図しない充電によってゲート電圧Vgtが上昇することにより、半導体スイッチング素子200が誤点孤することを防止できる。
[0033]
 更に、スイッチ素子50のオフによって、ゲート信号増幅部20の出力が開放状態となり、ゲート駆動電圧生成部10aの起動に伴ってゲート抵抗30に電流が流れることによる電力損失の発生を、防止することが可能となる。特許文献1で説明したように、ゲート駆動電圧Vcの起動時には、ゲート信号増幅部20の出力ノードから、ゲート抵抗30及びスイッチ素子60を経由した電流経路が形成される可能性がある。上述のように、ゲート抵抗30は、一般的に、数Ωから数十Ω程度の抵抗値を有するため、このような電流経路が形成されると、ゲート抵抗30において数十W以上の電力損失が発生する可能性がある。又、この電力損失により、ゲート駆動電圧生成部10aの起動不良の発生が懸念される。
[0034]
 これに対して、本実施の形態1に係る駆動回路によれば、ゲート駆動電圧生成部の起動が確認されるまでの期間において、オフ状態のスイッチ素子50によって、短絡状態のゲート203に対するゲート抵抗30を含む電流経路が遮断される。この結果、ゲート抵抗30での電力損失の発生、さらにはゲート駆動電圧生成部10aの起動不良の発生を防止することが可能である。
[0035]
 さらに、ゲート駆動電圧生成部10aの起動後(時刻tx以降)では、スイッチ素子50がオンされるとともに、スイッチ素子60がオフされる。この結果、半導体スイッチング素子200では、ゲート203が、ソース202から切り離されるとともに、ゲート信号増幅部20の出力ノードと電気的に接続される。
[0036]
 これにより、ゲート信号増幅部20の出力に従ってゲート電圧Vgtが制御可能な状態となり、ゲート制御信号Sgcに従って半導体スイッチング素子200をオンオフすることが可能な状態、すなわち、駆動回路100aの通常の運転状態が形成される。ゲート制御信号Sgc=“0”の期間では、ゲート信号増幅部20からは、電源配線NLの電圧(GND)が出力される。このように、時刻tx以前、及び、時刻tx以降を通じて、ゲート制御信号Sgc=“0”に対して、ゲート電圧Vgtが閾値電圧Vthを超えることはなく、半導体スイッチング素子200は誤点孤されることなくオフに維持される。
[0037]
 尚、電気信号Sctの出力時(時刻tx)におけるスイッチ素子50及び60の動作に、図3に示すようなデットタイムを設けることも可能である。
[0038]
 図3を参照して、電気信号Sctが出力されず(Sct=“0”)、スイッチ素子60がオン、かつ、スイッチ素子50がオフである状態から、電気信号Sctが出力されて(Sct=“1”)、スイッチ素子50及び60のオンオフが入れ替わる際に、スイッチ素子50がオフからオンに変化するタイミングに対して、デッドタイムTdの経過後に、スイッチ素子60は、オンからオフに変化される。
[0039]
 例えば、起動検知部70から出力された電気信号Sctについて、スイッチ素子60に対しては、デッドタイムTd相当の遅延時間を付与する遅延回路(図示せず)を経由して伝達する一方で、スイッチ素子50に対しては当該遅延回路を経由させずに伝達することで、図3に示すようなデッドタイムを付与することが可能である。
[0040]
 図3とは逆に、スイッチ素子60がオフされた後にスイッチ素子50がオンされると、スイッチ素子50及び60の両方がオフされることにより、半導体スイッチング素子200のゲート203が開放状態となることにより、上述の意図しないゲート容量の充電によって、半導体スイッチング素子200の誤点孤が発生する虞がある。
[0041]
 これに対して、図3に示されるように、スイッチ素子50をオンした後にスイッチ素子60をオフするようにデッドタイムを設けることにより、ゲート信号増幅部20の出力とは無関係に半導体スイッチング素子200が誤点孤されることを確実に防止することができる。
[0042]
 本実施の形態1に係る駆動回路によれば、スイッチ素子50及び60の相補的なオンオフにより、制御電源の起動が検知されるまでの間、誤点孤防止のために短絡状態とされる制御電極(ゲート203)に対する電流経路を遮断することができる。この結果、電源起動時におけるゲート抵抗での電力損失及びゲート駆動電圧生成部の起動不良の発生、並びに、半導体スイッチング素子の誤点孤の発生を防止することができる。これにより、信頼性の高い駆動回路を構成することができる。
[0043]
 又、起動検知部70では、ゲート駆動電圧Vcと判定電圧との比較に従って、ゲート駆動電圧生成部10aの起動を簡易な構成で検知することができる。
[0044]
 更に、ゲート駆動電圧Vcの起動が検知された際のスイッチ素子50及び60の動作に図3で説明したデッドタイムを設けることにより、ゲート203が開放状態となる期間が生じることを防止できるので、駆動回路の駆動対象である半導体スイッチング素子の誤点弧を確実に防止することが可能となる。
[0045]
 実施の形態1において、ゲート駆動電圧生成部10aは「駆動電圧生成部」の一実施例に対応し、ゲート駆動電圧Vcは「駆動電圧」に対応する。ゲート信号増幅部20は「信号増幅部」に対応し、ゲート抵抗30は「抵抗素子」に対応し、スイッチ素子50は「第1のスイッチ素子」に対応し、スイッチ素子60は「第2のスイッチ素子」に対応する。
[0046]
 実施の形態2.
 図4は、実施の形態2に係る駆動回路の構成を説明するブロック図である。
[0047]
 図4を参照して、実施の形態2に係る駆動回路100bは、実施の形態1に係る駆動回路100aと比較して、ゲート駆動電圧生成部10a(図1)に代えて、ゲート駆動電圧生成部10bを備える点で異なる。
[0048]
 ゲート駆動電圧生成部10bは、半導体スイッチング素子200をオンするための正バイアス用のゲート駆動電圧Vcに加えて、半導体スイッチング素子200をオフするための負バイアス用のゲート駆動電圧Vnをさらに生成する。例えば、ゲート駆動電圧生成部10bは、正電圧発生用と負電圧発生用の2台のDC/DCコンバータを用いて構成することができる。ゲート駆動電圧生成部10bは、ゲート駆動電圧Vcを電源配線PLに出力する一方で、ゲート駆動電圧Vnを電源配線NLへ出力する。
[0049]
 実施の形態2では、ゲート駆動電圧生成部10bは、電源配線PL,NLとは別個に、基準電圧(例えば、GND)を供給する基準電位配線とさらに接続される。ゲート駆動電圧Vcは、当該基準電圧(GND)よりも高く、ゲート駆動電圧Vnは、当該基準電圧(GND)よりも低い(即ち、負電圧)。ソース出力端子40bは、基準電位配線(例えばGL)、及び、半導体スイッチング素子200のソース202と接続される。
[0050]
 さらに、起動検知部70は、電源配線NLの電圧、即ち、ゲート駆動電圧Vn(負電圧)を入力として、ゲート駆動電圧生成部10bの起動を検知する。実施の形態1と同様に、起動検知部70は、ゲート駆動電圧生成部10bの起動を検知すると、電気信号Sctを出力する。実施の形態2に係る駆動回路100bのその他の部分の構成は、実施の形態1に係る駆動回路100aと同様であるので詳細な説明は繰り返さない。
[0051]
 図5は、図4に示された駆動回路100bの起動時の動作波形図である。図5においても、ゲート駆動電圧生成部10bに対して、外部電源から直流電力(直流電圧Vd)が供給された場合の波形図が例示される。
[0052]
 図5を参照して、時刻tsにおいて、外部からの電源供給が開始されると、直流電圧Vdが立ち上がる。電源供給が開始される時刻ts以前では、ゲート駆動電圧Vc,Vnは生成されておらず(Vc=0,Vn=0)、電気信号Sctも生成されていない(Sct=“0”)。
[0053]
 時刻tsより、直流電圧Vdが供給されるのに応じて、ゲート駆動電圧生成部10bは、ゲート駆動電圧Vc(正電圧)及びVn(負電圧)の生成を開始する。これにより、ゲート駆動電圧Vcが上昇するとともに、ゲート駆動電圧Vnが低下する。時刻tzで、ゲート駆動電圧Vcは定格値まで上昇し、ゲート駆動電圧Vnは定格値まで低下する。
[0054]
 時刻tyにおいて、ゲート駆動電圧Vnが判定電圧Vt♯(Vt♯<0)よりも低下すると(Vn<Vt♯)、起動検知部70は、ゲート駆動電圧生成部10bの起動を検知する。実施の形態1及び2を通じて、起動検知部70は、ゲート駆動電圧Vc又はVnの絶対値が、当該ゲート駆動電圧の極性(正/負)に従って予め設定された判定電圧(正または負)の絶対値を超えると、ゲート駆動電圧生成部10a,10bの起動を検知することになる。
[0055]
 起動検知部70は、ゲート駆動電圧生成部10bの起動を検知すると、電気信号Sctを出力する(Sct=“1”)。一方で、時刻ts~tyの期間も、時刻ts以前と同様に、電気信号Sctは出力されない(Sct=“0”)。従って、実施の形態2においても、電源起動時には、ゲート駆動電圧生成部10bの起動の検知に応じて、スイッチ素子50及び60は、実施の形態1と同様に制御される。
[0056]
 この結果、ゲート電圧Vgtは、時刻ty以前では、ノーマリオンのスイッチ素子50によるゲート203及びソース202間の短絡により、Vgt=0に制御される。一方で、ゲート信号増幅部20からは、ゲート制御信号Sgc=“0”であるので、電源配線NLのゲート駆動電圧Vnが出力される。従って、時刻ty以降では、Vgt=Vn(負電圧)となる。
[0057]
 このように、実施の形態2に係る駆動回路100bにおいても、時刻ty以前、及び、時刻ty以降を通じて、ゲート制御信号Sgc=“0”に対して、ゲート電圧Vgtが閾値電圧Vthを超えることはなく、半導体スイッチング素子200は誤点孤されることなくオフに維持される。なお、時刻tyにおけるスイッチ素子50及び60の動作に、図3と同様のデッドタイムを設けることも可能である。
[0058]
 特に、実施の形態2に係る駆動回路100bでは、半導体スイッチング素子200をオフするための負バイアス側のゲート駆動電圧Vnを用いて、駆動回路100bを通常の運転状態に切り替えるためのゲート駆動電圧生成部10bの起動が判定される。この結果、正バイアス側及び負バイアス側で電源起動時の立上り速度が異なる場合にも、半導体スイッチング素子200の誤点弧を確実に防止することができる。
[0059]
 尚、実施の形態2において、ゲート駆動電圧生成部10bは「駆動電圧生成部」の一実施例に対応し、正バイアス側のゲート駆動電圧Vcは「第1の駆動電圧」に対応し、負バイアス側のゲート駆動電圧Vcは「第2の駆動電圧」に対応する。
[0060]
 実施の形態3.
 実施の形態3では、実施の形態1及び2で説明した駆動回路が適用される電力変換装置について説明する。
[0061]
 図6は、実施の形態3に係る電力変換装置の構成例を説明するブロック図である。
 図6を参照して、実施の形態3に係る電力変換装置300は、交流系統及び直流系統の間を連系して、交流系統と直流系統の間における電力潮流の制御を行う。
[0062]
 電力変換装置300は、三相変圧器305と、複数の変換器セル310と、リアクトル320とを備える。複数の変換器セル310は、直流系統の直流送電線301及び302の間に、6個の相アームを構成するように接続される。
[0063]
 三相変圧器305の一次側は、図示しない交流系統と接続される。三相変圧器305の二次側は、ノードNu,Nv,Nwと接続される。ノードNuと直流送電線301の間には、U相上アームを構成する、複数個の変換器セル310及びリアクトル320が直列接続される。ノードNuと直流送電線302の間には、U相下アームを構成する、複数個の変換器セル310及びリアクトル320が直列接続される。
[0064]
 同様に、ノードNvと直流送電線301及び302の間には、V相上アーム及びV相下アームを構成するように、複数個の変換器セル310及びリアクトル320が直列接続される。又、ノードNwと直流送電線301及び302の間には、W相上アーム及びW相下アームを構成するように、複数個の変換器セル310及びリアクトル320が直列接続される。
[0065]
 このように、複数の変換器セル310を直列に接続した構成を有する電力変換装置300は、一般にMMC(Modular Multilevel Converter)などと呼ばれ、高電圧の出力が必要な用途等に適用されている。
[0066]
 図7は、電力変換装置300の各変換器セル310の構成例を説明するブロック図である。
[0067]
 図7を参照して、変換器セル310は、直列接続された半導体スイッチング素子200p,200nと、ダイオード205p,205nと、エネルギ蓄積素子210と、駆動回路100p,100nと、制御電源220とを備える。ダイオード205p,205nは、半導体スイッチング素子200p,200nに対して逆並列に接続される。
[0068]
 半導体スイッチング素子200p及びダイオード205pによって、アーム311が構成され、半導体スイッチング素子200n及びダイオード205nによって、アーム312が構成される。尚、図7の構成例では、半導体スイッチング素子200p,200nとしてMOSFETが例示されるが、IGBT等の他の種類の半導体スイッチング素子を適用することも可能である。
[0069]
 直列接続されたアーム311及び312は、エネルギ蓄積素子210と並列に接続される。変換器セル310の出力端子To1,To2は、アーム312と並列接続される。図6の例では、エネルギ蓄積素子210として、コンデンサが用いられる。例えば、電解コンデンサやフィルムコンデンサ等によって、エネルギ蓄積素子210を構成することができる。
[0070]
 制御電源220は、エネルギ蓄積素子210に対して並列に接続されて、駆動回路100p、100n及びその他の制御回路等に電力を供給する。制御電源220のように、変換器セル310の主回路から直接、制御用電力を供給する方式は、自給電方式や主回路給電方式などと呼ばれている。制御電源220の具体的な構成については、入力に電流制限抵抗を用いる構成や、入力に分圧コンデンサを用いる構成等、公知の技術を任意に適用することが可能である。
[0071]
 駆動回路100pは、ゲート制御信号Sgcpに従って半導体スイッチング素子200pのオンオフを制御し、駆動回路100nは、ゲート制御信号Sgcnに従って半導体スイッチング素子200nのオンオフを制御する。駆動回路100p,100nの各々は、実施の形態1に係る駆動回路100a又は実施の形態2に係る駆動回路100bによって構成することができる。
[0072]
 即ち、図1及び図4のゲート駆動電圧生成部10a,10bは、制御電源220を外部電源として、制御電源220から供給された直流電圧を用いて、ゲート駆動電圧Vc(又は、Vc及びVn)を生成する。又、ゲート制御信号Sgcp,Sgcnの各々は、図1及び図4において、ゲート信号増幅部20へ入力されるゲート制御信号Sgcに相当する。
[0073]
 実施の形態3では、図6及び図7のうちの駆動回路100p,100nを除く部分によって、電力変換のための主回路が構成される。即ち、主回路は、少なくとも1個の半導体スイッチング素子200と、エネルギ蓄積素子210とを含んで構成されている。
[0074]
 実施の形態3に従う電力変換装置では、実施の形態1又は2に係る駆動回路を用いて、半導体スイッチング素子のオンオフを制御することができる。このため、起動時において、駆動回路における電力損失や起動不良を発生されることなく、半導体スイッチング素子の誤点孤を確実に防止して、安定的に動作することができる。
[0075]
 なお、図7では、変換器セル310による主回路構成をチョッパ回路とした構成例を説明したが、場合について説明を行ったが、変換器セル310の構成は、主回路にフルブリッジ回路を用いる等、任意の構成とすることができる。更に、実施の形態3で説明した電力変換装置の構成は例示に過ぎず、電力変換装置の主回路の構成を特に制限することなく、主回路を構成する半導体スイッチング素子のゲート駆動に、実施の形態1又は2に係る駆動回路を適用することができる。
[0076]
 又、実施の形態1~3では、駆動回路の駆動対象となる半導体スイッチング素子として、電圧駆動型のMOSFETやIGBTを例示したが、電流駆動型の半導体スイッチング素子の制御電極(例えば、バイポーラトランジスタのベース)に対して、実施の形態1~3を適用することも可能である。この場合にも、制御電極駆動用の電圧(ゲート駆動電圧に相当)が立ち上がるまで、当該半導体スイッチング素子(電流駆動型)の負電極及び制御電極間をスイッチ素子60によって短絡するとともに、スイッチ素子50によって制御電極への電流経路を遮断し、当該電圧の立上り後にスイッチ素子50及び60のオンオフを入れ替えることとで、実施の形態1~3で説明した効果を得ることが可能である。
[0077]
 今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

符号の説明

[0078]
 10a,10b ゲート駆動電圧生成部(ゲート駆動電圧生成回路)、20 ゲート信号増幅部(ゲート信号増幅回路)、30 ゲート抵抗、40a ゲート出力端子、40b ソース出力端子、50,60 スイッチ素子、70 起動検知部(起動検知回路)、100a,100b,100n,100p 駆動回路、200,200n,200p 半導体スイッチング素子、201 ドレイン(正電極)、202 ソース(負電極)、203 ゲート(制御電極)、205n,205p ダイオード、210 エネルギ蓄積素子、220 制御電源、300 電力変換装置、301,302 直流送電線、305 三相変圧器、310 変換器セル、311,312 アーム、320 リアクトル、NL,PL 電源配線、No 出力ノード、Nu,Nv,Nw ノード、Sct 電気信号、Sgc,Sgcn,Sgcp ゲート制御信号、Td デッドタイム、Vc,Vn ゲート駆動電圧、Vd 直流電圧、Vgt ゲート電圧、Vt,Vt♯ 判定電圧(ゲート駆動電圧)、Vth 閾値電圧(半導体スイッチング素子)。

請求の範囲

[請求項1]
 半導体スイッチング素子の制御電極を駆動する駆動回路であって、
 前記駆動回路の外部の電源から供給された電圧から前記制御電極の駆動に用いる駆動電圧を発生する駆動電圧生成部と、
 前記半導体スイッチング素子のオンオフを制御する制御信号を増幅して出力する信号増幅部と、
 前記制御電極と接続された出力端子と、前記信号増幅部の出力ノードとの間に接続された抵抗素子と、
 前記出力ノード及び前記出力端子の間に前記抵抗素子と直列に接続された第1のスイッチ素子と、
 オン時に前記出力端子を短絡状態とする第2のスイッチ素子と、
 前記駆動電圧生成部の起動を検知すると電気信号を出力する起動検知部とを備え、
 前記第1のスイッチ素子は、前記電気信号の出力時にオンするノーマリオフ型のスイッチで構成され、
 前記第2のスイッチ素子は、前記電気信号の出力時にオフするノーマリオン型のスイッチで構成される、駆動回路。
[請求項2]
 前記起動検知部は、前記駆動電圧の絶対値が予め定められた判定電圧の絶対値よりも大きいと前記電気信号を出力する一方で、前記駆動電圧の絶対値が前記判定電圧の絶対値よりも小さいと前記電気信号を出力しない、請求項1記載の駆動回路。
[請求項3]
 前記駆動電圧生成部は、前記半導体スイッチング素子をオンするための第1の駆動電圧と、前記半導体スイッチング素子をオフするための第2の駆動電圧とを発生し、
 前記起動検知部は、前記第2の駆動電圧の絶対値が予め定められた判定電圧の絶対値よりも大きいと前記電気信号を出力する一方で、前記第2の駆動電圧の絶対値が前記判定電圧の絶対値よりも小さいと前記電気信号を出力しない、請求項1記載の駆動回路。
[請求項4]
 前記電気信号の出力時において、前記第1のスイッチ素子がオフからオンに変化した後に、前記第2のスイッチ素子がオンからオフに変化するようにデッドタイムが設けられる、請求項1~3のいずれか1項に記載の駆動回路。
[請求項5]
 前記第1のスイッチ素子は、ノーマリオフ型の半導体スイッチで構成される、請求項1~4のいずれか1項に記載の駆動回路。
[請求項6]
 前記第2のスイッチ素子は、ノーマリオン型の半導体スイッチで構成される、請求項1~4のいずれか1項に記載の駆動回路。
[請求項7]
 主回路を構成する少なくとも1個の前記半導体スイッチング素子と、
 前記半導体スイッチング素子の前記制御電極を駆動する、請求項1~6のいずれか1項に記載の駆動回路とを備える、電力変換装置。
[請求項8]
 前記主回路は、エネルギ蓄積素子を含んで構成され、
 前記電力変換装置は、
 前記エネルギ蓄積素子に蓄積されたエネルギを用いて前記駆動回路の前記駆動電圧生成部に電圧を供給する制御電源をさらに備える、請求項7記載の電力変換装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]