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1. (WO2019068050) MÉCANISME D'ENTRÉE OU DE SORTIE DE TENSION DE NIVEAU DE RÉTENTION PENDANT QU'UN SYSTÈME SUR PUCE EST EN MODE FAIBLE CONSOMMATION D'ÉNERGIE
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N° de publication : WO/2019/068050 N° de la demande internationale : PCT/US2018/053649
Date de publication : 04.04.2019 Date de dépôt international : 28.09.2018
CIB :
G06F 1/32 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
32
Moyens destinés à économiser de l'énergie
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054-1549, US
Inventeurs :
BIBIKAR, Vasudev; US
RAMACHANDRAN, Aswin; US
LU, Chin Seng; MY
RAJESH, Moorthy; US
CREWS, Darren, S.; US
Mandataire :
JALALI, Laleh; US
Données relatives à la priorité :
15/721,77230.09.2017US
Titre (EN) MECHANISM TO ENTER OR EXIT RETENTION LEVEL VOLTAGE WHILE A SYSTEM-ON-A-CHIP IS IN LOW POWER MODE
(FR) MÉCANISME D'ENTRÉE OU DE SORTIE DE TENSION DE NIVEAU DE RÉTENTION PENDANT QU'UN SYSTÈME SUR PUCE EST EN MODE FAIBLE CONSOMMATION D'ÉNERGIE
Abrégé :
(EN) A computing device, system and method. The computing device includes a memory storing instructions, and a processing circuitry coupled to the memory. The processing circuitry is configured to execute the instructions to process a first control signal and a second control signal from respective first and second control pins of a computing platform. The processing circuitry is further to transition the computing platform, based on a combination of the first control signal and the second control signal and using at least one voltage pin on the platform, between a low power state and a retention power state without transitioning to an operational power state in between.
(FR) La présente invention concerne un dispositif informatique, un système et un procédé. Le dispositif informatique comprend une mémoire stockant des instructions et un circuit de traitement couplé à la mémoire. Le circuit de traitement est configuré pour exécuter les instructions pour traiter un premier signal de commande et un second signal de commande à partir des première et seconde broches de commande respectives d'une plateforme informatique. Le circuit de traitement est en outre destiné à faire passer la plateforme informatique, sur la base d'une combinaison du premier signal de commande et du second signal de commande et à l'aide d'au moins une broche de tension sur la plateforme, entre un état de faible consommation d'énergie et un état de puissance de rétention sans passer à un état de puissance opérationnel entre eux.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)