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1. (WO2019067929) SYSTÈME DE GESTION DE PUISSANCE À CRITÈRES MULTIPLES D'ARCHITECTURES D'ACCÉLÉRATEUR REGROUPÉES
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N° de publication : WO/2019/067929 N° de la demande internationale : PCT/US2018/053471
Date de publication : 04.04.2019 Date de dépôt international : 28.09.2018
CIB :
G06F 1/26 (2006.01) ,G06F 9/48 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
48
Lancement de programmes; Changement de programmes, p.ex. par interruption
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054-1549, US
Inventeurs :
SUBRAMANIAN, Rasika; US
GUIM BERNAT, Francesc; ES
LARSEN, Steen; US
Mandataire :
JALALI, Laleh; US
Données relatives à la priorité :
15/718,45128.09.2017US
Titre (EN) MULTI-CRITERIA POWER MANAGEMENT SCHEME FOR POOLED ACCELERATOR ARCHITECTURES
(FR) SYSTÈME DE GESTION DE PUISSANCE À CRITÈRES MULTIPLES D'ARCHITECTURES D'ACCÉLÉRATEUR REGROUPÉES
Abrégé :
(EN) A computing device, a method and a system to control power. The computing device is configured to be used as part of a network fabric including a plurality of nodes and a plurality of pooled accelerators coupled to the nodes. The computing device includes: a memory storing instructions; and processing circuitry configured to perform the instructions. The processing circuitry is to receive respective requests from respective ones of the plurality of nodes, the requests addressed to a plurality of corresponding accelerators, each of the respective requests including information on a kernel to be executed by a corresponding accelerator, on the corresponding accelerator, and on a performance target for execution of the kernel. The processing circuitry is further to, based on the information in said each of the respective requests, control a power supply to the corresponding accelerator.
(FR) L'invention concerne un dispositif informatique, un procédé et un système de commande de puissance. Le dispositif informatique est configuré pour être utilisé en tant que partie d'un tissu de réseau comprenant une pluralité de nœuds et une pluralité d'accélérateurs regroupés couplés aux nœuds. Le dispositif informatique comprend : une mémoire mémorisant des instructions ; et un circuit de traitement configuré pour exécuter les instructions. Le circuit de traitement est destiné à recevoir des demandes respectives provenant d'un nœud respectif de la pluralité de nœuds, les demandes étant adressées à une pluralité d'accélérateurs correspondants, chacune des demandes respectives comprenant des informations sur un noyau à exécuter par un accélérateur correspondant, sur l'accélérateur correspondant, et sur une cible de performance pour l'exécution du noyau. Le circuit de traitement est en outre configuré pour, en fonction des informations dans chacune desdites demandes respectives, commander une alimentation électrique de l'accélérateur correspondant.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)