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1. (WO2019067254) RÉÉCRITURE DE MÉMOIRE CACHE PRÉEMPTIVE AVEC SUPPORT DE TRANSACTION
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N° de publication : WO/2019/067254 N° de la demande internationale : PCT/US2018/051390
Date de publication : 04.04.2019 Date de dépôt international : 17.09.2018
CIB :
G06F 12/0811 (2016.01) ,G06F 12/0897 (2016.01)
[IPC code unknown for G06F 12/0811][IPC code unknown for G06F 12/0897]
Déposants :
ADVANCED MICRO DEVICES, INC. [US/US]; 2485 Augustine Drive Santa Clara, California 95054, US
Inventeurs :
KAPLAN, David A.; US
MEDNICK, Elliot H.; US
Mandataire :
SHEEHAN, Adam D.; US
Données relatives à la priorité :
15/718,56428.09.2017US
Titre (EN) PREEMPTIVE CACHE WRITEBACK WITH TRANSACTION SUPPORT
(FR) RÉÉCRITURE DE MÉMOIRE CACHE PRÉEMPTIVE AVEC SUPPORT DE TRANSACTION
Abrégé :
(EN) A method of preemptive cache writeback includes transmitting, from a first cache controller (120) of a first cache (118) to a second cache controller (124) of a second cache (122), an unused bandwidth message representing an unused bandwidth between the first cache and the second cache during a first cycle. During a second cycle, a cache line containing dirty data is preemptively written back from the second cache to the first cache based on the unused bandwidth message. Further, the cache line in the second cache is written over in response to a cache miss to the second cache.
(FR) La présente invention concerne un procédé de réécriture de mémoire cache préemptive qui consiste à transmettre, à partir d'un premier contrôleur de mémoire cache (120) d'une première mémoire cache (118) et à destination d'un second contrôleur de mémoire cache (124) d'une seconde mémoire cache (122), un message de bande passante inutilisée représentant une bande passante inutilisée entre la première mémoire cache et la seconde mémoire cache pendant un premier cycle. Pendant un second cycle, une ligne de cache contenant des données sales est réécrite de manière préemptive depuis la seconde mémoire cache vers la première mémoire cache sur la base du message de bande passante inutilisée. En outre, la ligne de cache dans la seconde mémoire cache est écrasée en réponse à une absence de mémoire cache dans la seconde mémoire cache.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)