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1. (WO2019067194) VOIES DE CONVERTISSEUR SÉRIE-PARALLÈLE/PARALLÈLE-SÉRIE (SERDES) AVEC INDÉPENDANCE DU DÉBIT DE DONNÉES ENTRE LES VOIES
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N° de publication : WO/2019/067194 N° de la demande internationale : PCT/US2018/050282
Date de publication : 04.04.2019 Date de dépôt international : 10.09.2018
CIB :
H03L 7/23 (2006.01) ,G06F 1/04 (2006.01) ,H04L 7/00 (2006.01) ,H03L 7/197 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
16
Synthèse de fréquence indirecte, c. à d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase
22
en utilisant plus d'une boucle
23
avec des compteurs d'impulsions ou des diviseurs de fréquence
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
04
Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
L
TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE
7
Dispositions pour synchroniser le récepteur avec l'émetteur
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
16
Synthèse de fréquence indirecte, c. à d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase
18
en utilisant un diviseur de fréquence ou un compteur dans la boucle
197
une différence de temps étant utilisée pour verrouiller la boucle, le compteur comptant entre des nombres variables dans le temps ou le diviseur de fréquence divisant par un facteur variable dans le temps, p.ex. pour obtenir une division de fréquence fractionnaire
Déposants :
CAVIUM, LLC [US/US]; 5488 Marvell Lane Santa Clara, CA 95054, US
Inventeurs :
MENINGER, Scott E.; US
Mandataire :
MEAGHER, Timothy J.; US
SMITH, James, M.; US
BROOK, David, E.; US
CARROLL, Alice, O; US
WAKIMURA, Mary, Lou; US
Données relatives à la priorité :
15/721,33429.09.2017US
Titre (EN) SERIALIZER/DESERIALIZER (SERDES) LANES WITH LANE-BY-LANE DATARATE INDEPENDENCE
(FR) VOIES DE CONVERTISSEUR SÉRIE-PARALLÈLE/PARALLÈLE-SÉRIE (SERDES) AVEC INDÉPENDANCE DU DÉBIT DE DONNÉES ENTRE LES VOIES
Abrégé :
(EN) A circuit and method enables multiple serializer/deserializer (SerDes) data lanes of a physical layer device (PHY) to operate across a broad range of diversified data rates that are independent from lane to lane. The multiple SerDes data lanes may operate at data rates independent from one another. A single low frequency clock is input to the PHY. A frequency of the single low frequency clock is increased via a common integer-N phase-locked loop (PLL) on the PHY to produce a higher frequency clock. Each of the SerDes data lanes is operated, independently, as a fractional-N PLL that employs the higher frequency clock. Use of the common integer-N PLL enables modulation noise of the fractional-N PLLs to be suppressed by moving the modulation noise to higher frequencies where a level of the modulation noise is filtered, avoiding use of high risk noise cancellation techniques.
(FR) L'invention concerne un circuit et un procédé qui permettent à de multiples voies de données de convertisseur série-parallèle/parallèle-série (SerDes) d'un dispositif de couche physique (PHY) de fonctionner sur une large plage de débits de données diversifiés qui sont indépendants entre les voies. Les multiples voies de données de SerDes peuvent fonctionner à des débits de données indépendants les uns des autres. Une seule horloge à basse fréquence est entrée dans le PHY. Une fréquence de l'horloge à basse fréquence unique est augmentée par le biais d'une boucle à verrouillage de phase (PLL) N entière commune sur le PHY pour produire une horloge de fréquence supérieure. Chacune des voies de données de SerDes fonctionne, indépendamment, sous la forme d'une PLL N fractionnaire qui utilise l'horloge de fréquence supérieure. L'utilisation de la PLL N entière commune permet de supprimer le bruit de modulation des PLL N fractionnaires en déplaçant le bruit de modulation vers des fréquences plus élevées où un niveau du bruit de modulation est filtré, évitant l'utilisation de techniques d'annulation de bruit à haut risque.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)