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1. (WO2019066971) DISPOSITIF, PROCÉDÉ ET SYSTÈME PERMETTANT D'APPLIQUER UNE CONTRAINTE DE CANAL DE TRANSISTOR AU MOYEN D'UNE STRUCTURE D'ISOLATION
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N° de publication : WO/2019/066971 N° de la demande internationale : PCT/US2017/054626
Date de publication : 04.04.2019 Date de dépôt international : 29.09.2017
CIB :
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 21/8238 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
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Types de dispositifs semi-conducteurs
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232
Technologie à effet de champ
8234
Technologie MIS
8238
Transistors à effet de champ complémentaires, p.ex. CMOS
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Inventeurs :
MEHANDRU, Rishabh; US
Mandataire :
MILLER, Dermot G.; US
Données relatives à la priorité :
Titre (EN) DEVICE, METHOD AND SYSTEM FOR IMPOSING TRANSISTOR CHANNEL STRESS WITH AN INSULATION STRUCTURE
(FR) DISPOSITIF, PROCÉDÉ ET SYSTÈME PERMETTANT D'APPLIQUER UNE CONTRAINTE DE CANAL DE TRANSISTOR AU MOYEN D'UNE STRUCTURE D'ISOLATION
Abrégé :
(EN) Techniques and mechanisms for imposing stress on transistors using an insulator. In an embodiment, an integrated circuit device includes a fin structure on a semiconductor substrate, wherein respective structures of two transistors are variously in or on the fin structure. A recess of the IC device, located in a region between the two transistors, extends at least partially through the fin structure. An insulator in the recess imposes stresses on respective channel regions of the two transistors. In another embodiment, compressive stresses or tensile stresses are imposed on the transistors with both the insulator and a buffer layer under the fin structure.
(FR) L'invention concerne des techniques et des mécanismes permettant d'appliquer une contrainte sur des transistors au moyen d'un isolateur. Dans un mode de réalisation, un dispositif à circuit intégré comprend une structure d'ailette sur un substrat semi-conducteur, des structures respectives de deux transistors se trouvant diversement dans la structure d'ailette ou sur cette dernière. Une partie évidée du dispositif à circuit intégré, située dans une région entre les deux transistors, se prolonge au moins partiellement dans la structure d'ailette. Un isolateur dans la partie évidée applique des contraintes sur des régions de canal respectives des deux transistors. Dans un autre mode de réalisation, des contraintes de compression ou des contraintes de traction sont appliquées sur les transistors au moyen de l'isolateur et d'une couche tampon sous la structure d'ailette.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)