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1. (WO2019066927) COUCHE DE PIÉGEAGE DE CHARGE DANS DES TRANSISTORS À COUCHES MINCES À SUBSTRAT
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N° de publication : WO/2019/066927 N° de la demande internationale : PCT/US2017/054415
Date de publication : 04.04.2019 Date de dépôt international : 29.09.2017
CIB :
H01L 29/786 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
SHARMA, Abhishek A.; US
LE, Van H.; US
KAVALIEROS, Jack T.; US
WEBER, Cory E.; US
MA, Sean T.; US
GHANI, Tahir; US
SHIVARAMAN, Shriram; US
DEWEY, Gilbert; US
Mandataire :
WAGAR, Bruce A.; US
Données relatives à la priorité :
Titre (EN) CHARGE TRAP LAYER IN BACK-GATED THIN-FILM TRANSISTORS
(FR) COUCHE DE PIÉGEAGE DE CHARGE DANS DES TRANSISTORS À COUCHES MINCES À SUBSTRAT
Abrégé :
(EN) A back-gated thin-film transistor (TFT) includes a gate electrode, a gate dielectric on the gate electrode, an active layer on the gate dielectric and having source and drain regions and a semiconductor region physically connecting the source and drain regions, a capping layer on the semiconductor region, and a charge trap layer on the capping layer. In an embodiment, a memory cell includes this back-gated TFT and a capacitor, the gate electrode being electrically connected to a wordline and the source region being electrically connected to a bitline, the capacitor having a first terminal electrically connected to the drain region, a second terminal, and a dielectric medium electrically separating the first and second terminals. In another embodiment, an embedded memory includes wordlines extending in a first direction, bitlines extending in a second direction crossing the first direction, and several such memory cells at crossing regions of the wordlines and bitlines.
(FR) Un transistor à couches minces (TFT) à substrat comprend une électrode de grille, un diélectrique de grille sur l'électrode de grille, une couche active sur le diélectrique de grille et ayant des régions de source et de drain et une région semi-conductrice connectant physiquement les régions de source et de drain, une couche de recouvrement sur la région semi-conductrice, et une couche de piégeage de charge sur la couche de recouvrement. Selon un mode de réalisation, une cellule de mémoire comprend ce TFT à substrat et un condensateur, l'électrode de grille étant électriquement connectée à une ligne de mots et la région de source étant électriquement connectée à une ligne de bits, le condensateur ayant une première borne connectée électriquement à la région de drain, une seconde borne, et un milieu diélectrique séparant électriquement les première et seconde bornes. Selon un autre mode de réalisation, une mémoire intégrée comprend des lignes de mots s'étendant dans une première direction, des lignes de bits s'étendant dans une seconde direction croisant la première direction, et plusieurs de ces cellules de mémoire à des régions de croisement des lignes de mots et des lignes de bits.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)