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1. (WO2019066886) TECHNIQUES DE COMMANDE D'ÉTATS DE PERFORMANCE DE PROCESSEUR
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N° de publication : WO/2019/066886 N° de la demande internationale : PCT/US2017/054236
Date de publication : 04.04.2019 Date de dépôt international : 29.09.2017
CIB :
G06F 9/30 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
KARHU, Abhinav; US
FENGER, Russell; US
DHANRAJ, Vijay; US
MASANAMUTHU CHINNATHURAI, Balaji; US
Mandataire :
BANNISTER, Trevor L.; US
Données relatives à la priorité :
Titre (EN) TECHNIQUES FOR CONTROLLING PROCESSOR PERFORMANCE STATES
(FR) TECHNIQUES DE COMMANDE D'ÉTATS DE PERFORMANCE DE PROCESSEUR
Abrégé :
(EN) Techniques and apparatus for managing performance states of processing circuitry of a computing device are described. In one embodiment, for example, an apparatus may include at least one memory, at least one processing circuitry, and logic, at least a portion of comprised in hardware coupled to the at least one processing circuitry, to set a first performance state (P-state) of the at least one processing circuitry based on system utilization information, access a performance interface element comprising a plurality of performance metric hints, update the first P-state to a second P-state responsive to one of the plurality of performance metric hints being set by an operating system (OS) of the apparatus, and maintain the first P-state responsive to none of the plurality of performance metric hints being set by the operating system (OS). Other embodiments are described and claimed.
(FR) L'invention concerne des techniques et un appareil permettant de gérer les états de performance d'un circuit de traitement d'un dispositif informatique. Dans un mode de réalisation, par exemple, un appareil peut comprendre au moins une mémoire, au moins un circuit de traitement et une logique, au moins une partie de celle-ci étant incluse dans matériel couplé au(x) circuit(s) de traitement, afin de définir un premier état de performance (état P) du ou des circuits de traitement d’après les informations d'utilisation du système, d’accéder à un élément d'interface de performance comprenant une pluralité d'indices de mesure de performance, de mettre à jour le premier état P pour passer dans un second état P en réponse à une indication de la pluralité d’indications de mesure de performance définies par un système d'exploitation (OS) de l'appareil, et de conserver le premier état P en réponse à l’absence d'indication de la pluralité d’indications de mesure de performance définies par le système d'exploitation (OS). L'invention concerne également d'autres modes de réalisation.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)