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1. (WO2019066824) COUCHES D'ENCAPSULATION DE TRANSISTORS À COUCHES MINCES
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N° de publication : WO/2019/066824 N° de la demande internationale : PCT/US2017/053842
Date de publication : 04.04.2019 Date de dépôt international : 27.09.2017
CIB :
H01L 29/786 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants :
SHARMA, Abhishek A. [IN/US]; US
LE, Van H. [US/US]; US
KAVALIEROS, Jack T. [US/US]; US
GHANI, Tahir [US/US]; US
DEWEY, Gilbert [US/US]; US
SHIVARAMAN, Shriram [IN/US]; US
MERIC, Inanc [TR/US]; US
CHU-KUNG, Benjamin [US/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
SHARMA, Abhishek A.; US
LE, Van H.; US
KAVALIEROS, Jack T.; US
GHANI, Tahir; US
DEWEY, Gilbert; US
SHIVARAMAN, Shriram; US
MERIC, Inanc; US
CHU-KUNG, Benjamin; US
Mandataire :
WANG, Yuke; US
PUGH, Joseph A.; US
COFIELD, Michael A.; US
BLANK, Eric S.; US
ROJO, Estiven; US
BRASK, Justin K.; US
AUYEUNG, Al; US
BERNADICOU, Michael A.; US
BLAIR, Steven R.; US
DANSKIN, Timothy A.; US
HALEVA, Aaron S.; US
MAKI, Nathan R.; US
MARLINK, Jeffrey S.; US
MOORE, Michael S.; US
PARKER, Wesley E.; US
RASKIN, Vladimir; US
STRAUSS, Ryan N.; US
YATES, Steven D.; US
SULLIVAN, Stephen G.; US
Données relatives à la priorité :
Titre (EN) ENCAPSULATION LAYERS OF THIN FILM TRANSISTORS
(FR) COUCHES D'ENCAPSULATION DE TRANSISTORS À COUCHES MINCES
Abrégé :
(EN) Embodiments herein describe techniques for a semiconductor device, which may include a substrate, a metallic encapsulation layer above the substrate, and a gate electrode above the substrate and next to the metallic encapsulation layer. A channel layer may be above the metallic encapsulation layer and the gate electrode, where the channel layer may include a source area and a drain area. In addition, a source electrode may be coupled to the source area, and a drain electrode may be coupled to the drain area. Other embodiments may be described and/or claimed.
(FR) Des modes de réalisation de la présente invention décrivent des techniques pour un dispositif à semi-conducteur, qui peut comprendre un substrat, une couche d'encapsulation métallique au-dessus du substrat, et une électrode de grille au-dessus du substrat et à côté de la couche d'encapsulation métallique. Une couche de canal peut être au-dessus de la couche d'encapsulation métallique et de l'électrode de grille, la couche de canal pouvant comprendre une zone de source et une zone de drain. En outre, une électrode de source peut être couplée à la zone de source, et une électrode de drain peut être couplée à la zone de drain. D'autres modes de réalisation peuvent être décrits et/ou revendiqués.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)