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1. (WO2019066780) PROCÉDÉS ET APPAREIL DE RÉDUCTION DE TEMPS D'AMORÇAGE DANS UN PROCESSEUR ET ENVIRONNEMENT DE DISPOSITIF LOGIQUE PROGRAMMABLE
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N° de publication : WO/2019/066780 N° de la demande internationale : PCT/US2017/053489
Date de publication : 04.04.2019 Date de dépôt international : 26.09.2017
CIB :
G06F 9/44 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
44
Dispositions pour exécuter des programmes spécifiques
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
LOO, Tung Lun; MY
ZIMMER, Vincent; US
HO, Yah Wen; MY
Mandataire :
LENISA, Michael J.; US
Données relatives à la priorité :
Titre (EN) METHODS AND APPARATUS FOR BOOT TIME REDUCTION IN A PROCESSOR AND PROGRAMMABLE LOGIC DEVICE ENVIRONMENT
(FR) PROCÉDÉS ET APPAREIL DE RÉDUCTION DE TEMPS D'AMORÇAGE DANS UN PROCESSEUR ET ENVIRONNEMENT DE DISPOSITIF LOGIQUE PROGRAMMABLE
Abrégé :
(EN) Methods and apparatus for boot time reduction in a processor and programmable logic device environment are disclosed. An example apparatus includes a multicore processor including a first core and a second core. A bootstrap processor is to initialize the first core into a standby mode and initialize the second core into a non-standby mode. A programmable logic device is to be programmed with instructions to be executed by the programmable logic device by the second core via a first connection initialized by the second core. The bootstrap processor is to, upon completion of the programming of the programmable logic device, initialize a data connection between the programmable logic device and the second core.
(FR) L'invention concerne des procédés et un appareil de réduction du temps d'amorçage dans un processeur et un environnement de dispositif logique programmable. Un appareil illustratif contient un processeur multicœur contenant un premier cœur et un deuxième cœur. Un processeur d'amorçage sert à initialiser le premier cœur dans un mode de veille et initialiser le deuxième cœur dans un mode non de veille. Un dispositif logique programmable est programmé avec des instructions à exécuter par le dispositif logique programmable par le deuxième cœur par l'intermédiaire d'une première connexion initialisée par le deuxième cœur. Le processeur d'amorçage sert, lors de l'achèvement de la programmation du dispositif logique programmable, à initialiser une connexion de données entre le dispositif logique programmable et le deuxième cœur.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)