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1. (WO2019066774) TRANSISTORS À COUCHES MINCES AYANT UNE LARGEUR RELATIVEMENT ACCRUE ET DES LIGNES DE BIT PARTAGÉES
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N° de publication : WO/2019/066774 N° de la demande internationale : PCT/US2017/053424
Date de publication : 04.04.2019 Date de dépôt international : 26.09.2017
CIB :
H01L 29/786 (2006.01) ,H01L 29/49 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
40
Electrodes
43
caractérisées par les matériaux dont elles sont constituées
49
Electrodes du type métal-isolant-semi-conducteur
Déposants :
DOYLE, Brian S. [IE/US]; US
SHARMA, Abhishek A. [IN/US]; US
PILLARISETTY, Ravi [US/US]; US
MAJHI, Prashant [IN/US]; US
KARPOV, Elijah V. [US/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
DOYLE, Brian S.; US
SHARMA, Abhishek A.; US
PILLARISETTY, Ravi; US
MAJHI, Prashant; US
KARPOV, Elijah V.; US
Mandataire :
SULLIVAN, Stephen G.; US
BRASK, Justin K.; US
AUYEUNG, Al; US
BERNADICOU, Michael A.; US
BLAIR, Steven R.; US
BLANK, Eric S.; US
COFIELD, Michael A.; US
DANSKIN, Timothy A.; US
HALEVA, Aaron S.; US
MAKI, Nathan R.; US
MARLINK, Jeffrey S.; US
MOORE, Michael S.; US
PARKER, Wesley E.; US
PUGH, Joseph A.; US
RASKIN, Vladimir; US
STRAUSS, Ryan N.; US
WANG, Yuke; US
YATES, Steven D.; US
ROJO, Estiven; US
Données relatives à la priorité :
Titre (EN) THIN FILM TRANSISTORS HAVING RELATIVELY INCREASED WIDTH AND SHARED BITLINES
(FR) TRANSISTORS À COUCHES MINCES AYANT UNE LARGEUR RELATIVEMENT ACCRUE ET DES LIGNES DE BIT PARTAGÉES
Abrégé :
(EN) Thin film transistors having relatively increased width and shared bitlines are described. In an example, an integrated circuit structure includes a plurality of transistors formed in an insulator structure above a substrate. The plurality of transistors arranged in a column such that the respective lateral arrangement of the source, the gate, and the drain of each of the transistors aligns with an adjacent thin film transistor, wherein the plurality transistors extend vertically through the insulator structure at least two interconnect levels to provide increased relative width. A first conductive contact is formed between one of sources and drains of at least two of the plurality of transistors in the column, and the conductive contact extends through the insulator structure at least two interconnect levels.
(FR) L'invention concerne des transistors à couches minces ayant une largeur relativement accrue et des lignes de bit partagées. Dans un exemple, une structure de circuit intégré comprend une pluralité de transistors formés dans une structure isolante au-dessus d'un substrat. La pluralité de transistors sont disposés dans une colonne de telle sorte que la disposition latérale respective de la source, de la grille et du drain de chacun des transistors s'aligne avec un transistor à couches minces adjacent, la pluralité de transistors s'étendant verticalement à travers la structure isolante sur au moins deux niveaux d'interconnexion pour fournir une largeur relative accrue. Un premier contact conducteur est formé entre les sources ou les drains d'au moins deux transistors de la pluralité de transistors dans la colonne, et le contact conducteur s'étend à travers la structure isolante sur au moins deux niveaux d'interconnexion.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)