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1. (WO2019050805) BARRETTES DE MÉMOIRE COMPRENANT DES ÉTAGES ALTERNÉS VERTICALEMENT DE MATÉRIAU ISOLANT ET DE CELLULES DE MÉMOIRE ET PROCÉDÉS DE FORMATION D’UNE BARRETTE DE MÉMOIRE
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N° de publication : WO/2019/050805 N° de la demande internationale : PCT/US2018/049215
Date de publication : 14.03.2019 Date de dépôt international : 31.08.2018
CIB :
H01L 27/07 (2006.01) ,H01L 27/02 (2006.01) ,H01L 27/11556 (2017.01) ,H01L 27/11582 (2017.01) ,H01L 27/108 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
06
comprenant une pluralité de composants individuels dans une configuration non répétitive
07
les composants ayant une région active en commun
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
[IPC code unknown for ERROR Code IPC incorrect: sous-groupe non valide (0=>999999)!][IPC code unknown for ERROR Code IPC incorrect: sous-groupe non valide (0=>999999)!]
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
108
Structures de mémoires dynamiques à accès aléatoire
Déposants :
MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716, US
Inventeurs :
RAMASWAMY, Durai Vishak, Nirmal; US
Mandataire :
MATKIN, Mark S.; US
LATWESEN, David, G.; US
HENDRICKSEN, Mark, W.; US
GRZELAK, Keith, D.; US
HYTA, Robert; US
Données relatives à la priorité :
62/554,97206.09.2017US
Titre (EN) MEMORY ARRAYS COMPRISING VERTICALLY-ALTERNATING TIERS OF INSULATIVE MATERIAL AND MEMORY CELLS AND METHODS OF FORMING A MEMORY ARRAY
(FR) BARRETTES DE MÉMOIRE COMPRENANT DES ÉTAGES ALTERNÉS VERTICALEMENT DE MATÉRIAU ISOLANT ET DE CELLULES DE MÉMOIRE ET PROCÉDÉS DE FORMATION D’UNE BARRETTE DE MÉMOIRE
Abrégé :
(EN) A memory array comprises vertically-alternating tiers of insulative material and memory cells. The memory cells individually comprise a transistor and a capacitor. The capacitor comprises a first electrode electrically coupled to a source/drain region of the transistor. The first electrode comprises an annulus in a straight-line horizontal cross-section and a capacitor insulator radially inward of the first electrode annulus. A second electrode is radially inward of the capacitor insulator. A capacitor-electrode structure extends elevationally through the vertically-alternating tiers. Individual of the second electrodes of individual of the capacitors are electrically coupled to the elevationally-extending capacitor- electrode structure. A sense line is electrically coupled to another source/drain region of multiple of the transistors that are in different memory-cell tiers. Additional embodiments and aspects are disclosed, including methods.
(FR) L’invention concerne une barrette de mémoire qui comprend des étages alternés verticalement de matériau isolant et de cellules de mémoire. Les cellules de mémoire comprennent individuellement un transistor et un condensateur. Le condensateur comprend une première électrode couplée électriquement à une zone de source/drain du transistor. La première électrode comprend un anneau dans une section transversale horizontale en ligne droite et un isolant de condensateur radialement vers l’intérieur de l’anneau de la première électrode. Une deuxième électrode se trouve radialement vers l’intérieur de l’isolant de condensateur. Une structure condensateur-électrode s’étend en hauteur à travers les étages alternés verticalement. Des électrodes individuelles parmi les deuxièmes électrodes de condensateurs individuels parmi les condensateurs sont couplées électriquement à la structure condensateur-électrode s’étendant en hauteur. Une ligne de détection est couplée électriquement à une autre zone de source/drain de plusieurs des transistors qui sont dans différents étages de cellules de mémoire. L’invention concerne également des modes de réalisation et des aspects additionnels, dont des procédés.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)