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1. (WO2019050657) COMBINEUR ET DIVISEUR DE PUISSANCE CONFIGURABLES
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N° de publication : WO/2019/050657 N° de la demande internationale : PCT/US2018/046282
Date de publication : 14.03.2019 Date de dépôt international : 10.08.2018
CIB :
H03H 7/48 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
H
RÉSEAUX D'IMPÉDANCES, p.ex. CIRCUITS RÉSONNANTS; RÉSONATEURS
7
Réseaux à plusieurs accès comportant comme composants uniquement des éléments électriques passifs
48
Réseaux pour connecter plusieurs sources ou charges, fonctionnant sur la même fréquence ou dans la même bande de fréquence, à une charge ou à une source commune
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
KU, Bon-Hyun; US
DUNWORTH, Jeremy; US
Mandataire :
LENKIN, Alan M.; US
LUTZ, Joseph; US
PARTOW-NAVID, Puya; US
FASHU-KANU, Alvin V.; US
Données relatives à la priorité :
15/940,88829.03.2018US
62/557,08911.09.2017US
Titre (EN) CONFIGURABLE POWER COMBINER AND SPLITTER
(FR) COMBINEUR ET DIVISEUR DE PUISSANCE CONFIGURABLES
Abrégé :
(EN) A signal processing circuit reduces die size and power consumption for each antenna element. The signal processing circuit (300) includes a first set of ports (PI, P2), a third port (P3), a first path (302), a second path (304) and a first transistor (Tl). The first path (302) is between a first port (PI) of the first set of ports and the third port (P3). The second path (304) is between a second port (P2) of the first set of ports and the third port (P3). The first transistor (Tl) is coupled between the first path (302) and the second path (304). The first transistor (Tl) is configured to receive a control signal (SI) to control the first transistor (Tl) to adjust an impedance between the first path (302) and the second path (304).
(FR) La présente invention concerne un circuit de traitement de signal qui réduit la taille de la puce et la consommation d'énergie pour chaque élément d'antenne. Le circuit de traitement de signal (300) comprend un premier ensemble de ports (PI, P2), un troisième port (P3), un premier trajet (302), un second trajet (304) et un premier transistor (Tl). Le premier trajet (302) se trouve entre un premier port (PI) du premier ensemble de ports et le troisième port (P3). Le second trajet (304) se trouve entre un deuxième port (P2) du premier ensemble de ports et le troisième port (P3). Le premier transistor (Tl) est couplé entre le premier trajet (302) et le second trajet (304). Le premier transistor (Tl) est configuré pour recevoir un signal de commande (SI) permettant de commander le premier transistor (Tl) pour régler une impédance entre le premier trajet (302) et le second trajet (304).
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)