Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2019050534) BUS MÉMOIRE ET MÉMOIRE À GRANDE LARGEUR DE BANDE ET À FAIBLE NOMBRE DE BROCHES
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2019/050534 N° de la demande internationale : PCT/US2017/050718
Date de publication : 14.03.2019 Date de dépôt international : 08.09.2017
CIB :
G06F 13/40 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
40
Structure du bus
Déposants :
ETRON TECHNOLOGY AMERICA, INC. [US/US]; 3375 Scott Blvd. #128 Santa Clara, CA 95054, US
ETRON TECHNOLOGY , INC.; No. 6, Technology Road 5 Hsinchu Science Park Hsinchu 30078, TW
Inventeurs :
CRISP, Richard, Dewitt; US
Mandataire :
RICHER, Natalie, S.; US
KRUMHOLZ, Arnold, H.; US
LITTENBERG, Joseph, S.; US
DAVID, Sidney; US
MENTLIK, William, L.; US
Données relatives à la priorité :
Titre (EN) LOW-PINCOUNT HIGH-BANDWIDTH MEMORY AND MEMORY BUS
(FR) BUS MÉMOIRE ET MÉMOIRE À GRANDE LARGEUR DE BANDE ET À FAIBLE NOMBRE DE BROCHES
Abrégé :
(EN) A memory subsystem is provided, including a memory controller integrated circuit (IC) (120), a memory bus and a memory IC (110), all which use fewer signals than common DDR type memory of the same peak bandwidth. Using no more than 22 switching signals, the subsystem can transfer data over 3000 Megabytes/second across the bus interconnecting the ICs. Signal count reduction is attained by time-multiplexing address/control commands onto at least some of the same signals used for data transfer. A single bus signal is used to initiate bus operation, and once in operation the single signal can transfer addressing and control information to the memory IC (110) concurrent with data transfer via a serial protocol based on 16 bit samples of this single bus signal. Bus bandwidth can be scaled by adding additional data and data strobe IO signals. These additional data bus signals might be used only for data and data mask transport. The physical layout of one version of the memory IC (110) dispatches switching signal terminals adjacent to one short edge of the memory die to minimize the die area overhead for controller IC (120) memory interface circuitry when used in a stacked die multi-chip package (100) with said memory controller IC (120). The memory IC (110) interface signal placement and signal count minimize signal length and circuitry for the memory bus signals.
(FR) L'invention concerne un sous-système mémoire comprenant un circuit intégré (IC) de contrôleur (120) de mémoire, un bus mémoire et un circuit intégré de mémoire (110), tous utilisant moins de signaux que la mémoire de type DDR commune de même largeur de bande de crête. En utilisant une proportion inférieure ou égale à 22 signaux de commutation, le sous-système peut transférer des données sur 3 000 mégaoctets/seconde à travers le bus interconnectant les circuits intégrés. La réduction du nombre de signaux est obtenue par multiplexage temporel des instructions d'adresse/de commande sur au moins certains des mêmes signaux utilisés pour le transfert de données. Un signal de bus unique est utilisé pour initier le fonctionnement du bus, et une fois en fonctionnement, le signal unique peut transférer des informations d'adressage et de commande au circuit intégré de mémoire (110) en même temps que le transfert de données par l'intermédiaire d'un protocole série basé sur des échantillons 16 bits de ce signal de bus unique. La largeur de bande du bus peut être mise à l'échelle en ajoutant des données supplémentaires et des signaux E/S d'échantillonnage de données. Ces signaux de bus de données supplémentaires peuvent être utilisés uniquement pour le transport de données et de masques de données. La conception physique d'une version du circuit intégré de mémoire (110) distribue des bornes de signaux de commutation à proximité d'un bord court de la puce de mémoire pour réduire au minimum la surcharge d'information de la surface utile des circuits d'interface de mémoire du circuit intégré de contrôleur (120) lors d'une utilisation dans un boîtier multipuce (100) à puces empilées avec ledit circuit intégré de contrôleur (120) de mémoire. Le placement du signal de l'interface du circuit intégré de mémoire (110) et le comptage du signal réduisent au minimum la longueur du signal et les circuits destinés aux signaux du bus mémoire.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)