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1. (WO2019049741) CIRCUIT ARITHMÉTIQUE DE RÉSEAU NEURONAL UTILISANT UN ÉLÉMENT DE MÉMOIRE À SEMI-CONDUCTEUR NON VOLATILE
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N° de publication : WO/2019/049741 N° de la demande internationale : PCT/JP2018/031899
Date de publication : 14.03.2019 Date de dépôt international : 29.08.2018
CIB :
G11C 11/54 (2006.01) ,G06G 7/60 (2006.01) ,G06N 3/063 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
54
utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
G PHYSIQUE
06
CALCUL; COMPTAGE
G
CALCULATEURS ANALOGIQUES
7
Dispositifs dans lesquels l'opération de calcul est effectuée en faisant varier des grandeurs électriques ou magnétiques
48
Calculateurs analogiques pour des procédés, des systèmes ou des dispositifs spécifiques, p.ex. simulateurs
60
d'êtres vivants, p.ex. leur système nerveux
G PHYSIQUE
06
CALCUL; COMPTAGE
N
SYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3
Systèmes de calculateurs basés sur des modèles biologiques
02
utilisant des modèles de réseaux neuronaux
06
Réalisation physique, c. à d. mise en oeuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurones
063
utilisant des moyens électroniques
Déposants :
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 大阪府門真市大字門真1006番地 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP
Inventeurs :
河野 和幸 KOUNO, Kazuyuki; --
小野 貴史 ONO, Takashi; --
中山 雅義 NAKAYAMA, Masayoshi; --
持田 礼司 MOCHIDA, Reiji; --
早田 百合子 HAYATA, Yuriko; --
Mandataire :
新居 広守 NII, Hiromori; JP
寺谷 英作 TERATANI, Eisaku; JP
道坂 伸一 MICHISAKA, Shinichi; JP
Données relatives à la priorité :
2017-17184607.09.2017JP
Titre (EN) NEURAL NETWORK ARITHMETIC CIRCUIT USING NON-VOLATILE SEMICONDUCTOR MEMORY ELEMENT
(FR) CIRCUIT ARITHMÉTIQUE DE RÉSEAU NEURONAL UTILISANT UN ÉLÉMENT DE MÉMOIRE À SEMI-CONDUCTEUR NON VOLATILE
(JA) 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路
Abrégé :
(EN) A neural network arithmetic circuit for outputting output data (y) in accordance with the results of a multiply-add operation performed on input data (x0-xn) and connection weight coefficients (w0-wn), wherein the neural network arithmetic circuit is provided with arithmetic units (PU0-PUn) each comprising a non-volatile semiconductor memory element (RP) and cell transistor (T0) connected in series between data lines (BL0, SL0), a non-volatile semiconductor memory element (RN) and cell transistor (T1) connected in series between data lines (BL1, SL1), and a word line (WL0-WLn) connected to the gates of the cell transistors (T0, T1), connection weight coefficients (w0-wn) are stored in the RPs and Rns, a word line selection circuit (30) sets WL0-WLn to a selected state or non-selected state in accordance with xo-xn, and a determination circuit (50) determines the values of the currents flowing through BL0 and BL1 and accordingly outputs the output data (y).
(FR) L'invention concerne un circuit arithmétique de réseau neuronal permettant de délivrer en sortie des données de sortie (y) conformément aux résultats d'une opération de multiplication-addition effectuée sur des données d'entrée (x0-xn) et des coefficients de pondération de connexion (w0-wn), le circuit arithmétique de réseau neuronal étant pourvu d'unités arithmétiques (PU0-PUn) comprenant chacune un élément de mémoire à semi-conducteur non volatile (RP) et un transistor de cellule (T0) connectés en série entre des lignes de données (BL0, SL0), un élément de mémoire à semi-conducteur non volatile (RN) et un transistor de cellule (T1) connectés en série entre des lignes de données (BL1, SL1), et une ligne de mots (WL0-WLn) connectée aux grilles des transistors de cellules (T0, T1), des coefficients de pondération de connexion (w0-wn) sont stockés dans les RP et Rn, un circuit de sélection de ligne de mots (30) règle WL0-WLn sur un état sélectionné ou un état non sélectionné conformément à xo-xn, et un circuit de détermination (50) détermine les valeurs des courants circulant à travers BL0 et BL1 et délivre en sortie en conséquence les données de sortie (y).
(JA) 入力データ(x0~xn)と、結合重み係数(w0~wn)との積和演算結果に応じて出力データ(y)を出力するニューラルネットワーク演算回路において、データ線(BL0、SL0)との間に不揮発性半導体記憶素子(RP)とセルトランジスタ(T0)が直列接続され、データ線(BL1、SL1)との間に不揮発性半導体記憶素子(RN)とセルトランジスタ(T1)が直列接続され、セルトランジスタ(T0、T1)のゲートにワード線(WL0~WLn)が接続される演算ユニット(PU0~PUn)を備え、RP、RNに結合重み係数(w0~wn)を格納し、ワード線選択回路(30)が、x0~xnに応じてWL0~WLnを選択状態あるいは非選択状態とし、判定回路(50)がBL0、BL1に流れる電流値を判定することで出力データ(y)を出力する。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)