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1. (WO2019049686) CIRCUIT DE CALCUL DE RÉSEAU NEURONAL UTILISANT UN ÉLÉMENT DE STOCKAGE À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FONCTIONNEMENT
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N° de publication : WO/2019/049686 N° de la demande internationale : PCT/JP2018/031298
Date de publication : 14.03.2019 Date de dépôt international : 24.08.2018
CIB :
G06N 3/063 (2006.01) ,G06G 7/60 (2006.01) ,G11C 11/54 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
N
SYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3
Systèmes de calculateurs basés sur des modèles biologiques
02
utilisant des modèles de réseaux neuronaux
06
Réalisation physique, c. à d. mise en oeuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurones
063
utilisant des moyens électroniques
G PHYSIQUE
06
CALCUL; COMPTAGE
G
CALCULATEURS ANALOGIQUES
7
Dispositifs dans lesquels l'opération de calcul est effectuée en faisant varier des grandeurs électriques ou magnétiques
48
Calculateurs analogiques pour des procédés, des systèmes ou des dispositifs spécifiques, p.ex. simulateurs
60
d'êtres vivants, p.ex. leur système nerveux
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
54
utilisant des éléments simulateurs de cellules biologiques, p.ex. neurone
Déposants :
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 大阪府門真市大字門真1006番地 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP
Inventeurs :
早田 百合子 HAYATA, Yuriko; --
河野 和幸 KOUNO, Kazuyuki; --
中山 雅義 NAKAYAMA, Masayoshi; --
持田 礼司 MOCHIDA, Reiji; --
小野 貴史 ONO, Takashi; --
諏訪 仁史 SUWA, Hitoshi; --
Mandataire :
新居 広守 NII, Hiromori; JP
寺谷 英作 TERATANI, Eisaku; JP
道坂 伸一 MICHISAKA, Shinichi; JP
Données relatives à la priorité :
2017-17195307.09.2017JP
Titre (EN) NEURAL NETWORK COMPUTATION CIRCUIT USING SEMICONDUCTOR STORAGE ELEMENT, AND OPERATION METHOD
(FR) CIRCUIT DE CALCUL DE RÉSEAU NEURONAL UTILISANT UN ÉLÉMENT DE STOCKAGE À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FONCTIONNEMENT
(JA) 半導体記憶素子を用いたニューラルネットワーク演算回路及び動作方法
Abrégé :
(EN) A combining weight coefficient used in neural network computation is stored in a memory array (20), a word line (22) corresponding to the input data of a neural network is driven by a word line drive circuit (24), and a bit line to which is connected a combining weight coefficient to be computed by a column selection circuit (25) is connected to a computation circuit (26), with a sum total of cell currents flowing in the bit line (23) determined by the computation circuit (26). The determination result of the computation circuit (26) is preserved in an output-holding circuit (27), and is set to the word line drive circuit (24) as input to a neural network of the next layer. A control circuit (29) indicates, on the basis of information held in a network configuration information-holding circuit (28), to the word line drive circuit (24) and the column selection circuit (25) that the word line (22) and the bit line (23) used in neural network computation be selected.
(FR) Un coefficient de pondération de combinaison utilisé dans le calcul d’un réseau neuronal est stocké dans une matrice de mémoire (20), une ligne de mot (22) correspondant aux données d’entrée d’un réseau neuronal est commandée par un circuit de commande de ligne de mot (24), et une ligne de bit à laquelle est connecté un coefficient de pondération de combinaison à calculer par un circuit de sélection de colonne (25) est connectée à un circuit de calcul (26), la somme totale des courants de cellule s’écoulant dans la ligne de bit (23) étant déterminée par le circuit de calcul (26). Le résultat de la détermination du circuit de calcul (26) est conservé dans un circuit de stockage de sortie (27) et est défini pour le circuit de commande de ligne de mot (24) en tant qu’entrée vers un réseau neuronal de la prochaine couche. Un circuit de commande (29) indique, sur la base d’informations contenues dans un circuit de stockage d’informations de configuration de réseau (28), au circuit de commande de ligne de mot (24) et au circuit de sélection de colonne (25), que la ligne de mot (22) et la ligne de bit (23) utilisées dans le calcul du réseau neuronal sont sélectionnées.
(JA) ニューラルネットワーク演算に用いる結合重み係数をメモリアレイ(20)に格納し、ワード線駆動回路(24)でニューラルネットワークの入力データに対応したワード線(22)を駆動し、カラム選択回路(25)で演算の対象となる結合重み係数が接続しているビット線を演算回路(26)に接続し、ビット線(23)に流れるセル電流の総和を演算回路(26)において判定する。演算回路(26)の判定結果を出力保持回路(27)に保存し、次層のニューラルネットワークの入力としてワード線駆動回路(24)に設定する。制御回路(29)はネットワーク構成情報保持回路(28)に保持している情報をもとに、ワード線駆動回路(24)及びカラム選択回路(25)に対し、ニューラルネットワーク演算に用いるワード線(22)及びビット線(23)の選択を指示する。
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)