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1. (WO2019047886) STRUCTURE DE MÉMOIRE À SEMI-CONDUCTEURS
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N° de publication : WO/2019/047886 N° de la demande internationale : PCT/CN2018/104308
Date de publication : 14.03.2019 Date de dépôt international : 06.09.2018
CIB :
H01L 29/78 (2006.01) ,H01L 27/108 (2006.01) ,H01L 21/8242 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
108
Structures de mémoires dynamiques à accès aléatoire
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232
Technologie à effet de champ
8234
Technologie MIS
8239
Structures de mémoires
8242
Structures de mémoires dynamiques à accès aléatoire (DRAM)
Déposants :
CHANGXIN MEMORY TECHNOLOGIES, INC. [CN/CN]; Room 630, Haiheng Building No. 6, Cuiwei Road, Economic and Technological Development Zone Hefei, Anhui 230000, CN
Inventeurs :
LIU, Chih Cheng; CN
Mandataire :
SHANGHAI SAVVY INTELLECTUAL PROPERTY AGENCY; Units 606-607, Shenergy International Building 1 Middle Fuxing Road, Huangpu District Shanghai 200021, CN
Données relatives à la priorité :
201710796600.706.09.2017CN
Titre (EN) SEMICONDUCTOR MEMORY DEVICE STRUCTURE
(FR) STRUCTURE DE MÉMOIRE À SEMI-CONDUCTEURS
Abrégé :
(EN) A transistor structure of a semiconductor memory device comprises: an active area (201, 301) having a plurality of trenches and a substrate surface, the trenches having openings oriented toward the substrate surface; a plurality of gate structures (202, 302) embedded in the trenches, wherein the substrate surface comprises source regions located on outer sides of the gate structures (202, 302) and a drain region located between the gate structures (202, 302); node contacts (2031, 3031) each disposed on one of the source regions; a bit line contact (2041, 3041) disposed on the drain region and connectable to a bit line, the node contacts (2031, 3031) sharing the bit line contact (2041, 3041) through adjacent gate structures (202, 302), wherein the drain region comprises a first ion implantation layer (2042, 3042) extending inwardly from the bit line contact (2041, 3041), each of the source regions comprising a second ion implantation layer (2032, 3032) extending inwardly from a corresponding node contact (2031, 3031), the first ion implantation layer (2042, 3042) being deeper than the second ion implantation layer (2032, 3032).
(FR) La présente invention concerne une structure de transistor d'un dispositif de mémoire à semi-conducteurs comprenant : une zone active (201, 301) ayant une pluralité de tranchées et une surface de substrat, les tranchées ayant des ouvertures orientées vers la surface de substrat; une pluralité de structures de grille (202, 302) intégrées dans les tranchées, la surface de substrat comprenant des régions de source situées sur des côtés externes des structures de grille (202, 302) et une région de drain située entre les structures de grille (202, 302); des contacts de nœud (2031, 3031) disposés chacun sur l'une des régions de source; un contact de ligne de bits (2041, 3041) disposé sur la région de drain et pouvant être connecté à une ligne de bits, les contacts de nœud (2031, 3031) partageant le contact de ligne de bits (2041, 3041) à travers des structures de grille adjacentes (202, 302), la région de drain comprenant une première couche d'implantation d'ions (2042, 3042) s'étendant vers l'intérieur à partir du contact de ligne de bits (2041, 3041), chacune des régions de source comprenant une seconde couche d'implantation d'ions (2032, 3032) s'étendant vers l'intérieur à partir d'un contact de nœud correspondant (2031, 3031), la première couche d'implantation d'ions (2042, 3042) étant plus profonde que la seconde couche d'implantation d'ions (2032, 3032).
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)