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1. (WO2019046730) OBTENTION D'UNE MULTIPLICATION EFFICACE DE MATRICES CREUSES DANS DES DISPOSITIFS BASÉS SUR UN PROCESSEUR MATRICIEL
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N° de publication : WO/2019/046730 N° de la demande internationale : PCT/US2018/049112
Date de publication : 07.03.2019 Date de dépôt international : 31.08.2018
CIB :
G06F 17/16 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
10
Opérations mathématiques complexes
16
Calcul de matrice ou de vecteur
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
HEDDES, Mattheus, Cornelis Antonius Adrianus; US
DREYER, Robert; US
VERRILLI, Colin, Beaton; US
VAIDHYANATHAN, Natarajan; US
BHATTACHARYA, Koustav; US
Mandataire :
OWENS, Bruce, E. Jr.; US
Données relatives à la priorité :
16/118,16230.08.2018US
62/552,91331.08.2017US
Titre (EN) PROVIDING EFFICIENT MULTIPLICATION OF SPARSE MATRICES IN MATRIX-PROCESSOR-BASED DEVICES
(FR) OBTENTION D'UNE MULTIPLICATION EFFICACE DE MATRICES CREUSES DANS DES DISPOSITIFS BASÉS SUR UN PROCESSEUR MATRICIEL
Abrégé :
(EN) Providing efficient multiplication of sparse matrices in matrix-processor-based devices is disclosed herein. In one aspect, a matrix processor of a matrix-processor- based device includes a plurality of sequencers coupled to a plurality of multiply/accumulate (MAC) units for performing multiplication and accumulation operations. Each sequencer determines whether a product of an element of a first input matrix to be multiplied with an element of a second input matrix has a value of zero (e.g., by determining whether the element of the first input matrix has a value of zero, or by determining whether either the element of the first input matrix or that of the second input matrix has a value of zero). If the product of the elements of the first input matrix and the second input matrix does not have a value of zero, the sequencer provides the elements to a MAC unit to perform a multiplication and accumulation operation.
(FR) L'invention concerne l'obtention d'une multiplication efficace de matrices creuses dans des dispositifs à base de processeur matriciel. Selon un aspect, un processeur matriciel d'un dispositif à base de processeur matriciel comprend une pluralité de séquenceurs couplés à une pluralité d'unités de multiplication/accumulation (MAC) permettant d'effectuer des opérations de multiplication et d'accumulation. Chaque séquenceur détermine si le produit d'un élément d'une première matrice d'entrée, à multiplier par un élément d'une seconde matrice d'entrée, a une valeur nulle (par exemple, en déterminant si l'élément de la première matrice d'entrée a une valeur nulle ou en déterminant si l'élément de la première matrice d'entrée ou celui de la seconde matrice d'entrée a une valeur nulle). Si le produit des éléments de la première matrice d'entrée et de la seconde matrice d'entrée n'a pas une valeur nulle, le séquenceur fournit les éléments à une unité MAC pour effectuer une opération de multiplication et d'accumulation.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)