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1. (WO2019045941) ÉCONOMIES DE PUISSANCE DE FUITE DE MÉMOIRE
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N° de publication : WO/2019/045941 N° de la demande internationale : PCT/US2018/044769
Date de publication : 07.03.2019 Date de dépôt international : 01.08.2018
CIB :
G06F 1/32 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
32
Moyens destinés à économiser de l'énergie
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
RANGARAJAN, Bharat Kumar; US
MISRA, Rakesh; US
Mandataire :
WORLEY, Eugene; US
Données relatives à la priorité :
15/690,19729.08.2017US
Titre (EN) MEMORY LEAKAGE POWER SAVINGS
(FR) ÉCONOMIES DE PUISSANCE DE FUITE DE MÉMOIRE
Abrégé :
(EN) A method for managing leakage power that includes coupling a first supply rail to a cache memory if a processor is in a first performance mode and coupling a second supply rail to the cache memory if the processor is in a second performance mode. The method also includes detecting gating of a clock signal to the cache memory or the processor, and, upon detecting gating of the clock signal, switching the cache memory from the second supply rail to the first supply rail if the cache memory is currently coupled to the second supply rail.
(FR) L'invention concerne un procédé de gestion de la puissance de fuite comprenant la connexion une première barre-bus d'alimentation à une mémoire cache si un processeur se trouve dans un premier mode de fonctionnement et la connexion d'une deuxième barre-bus d'alimentation à la mémoire cache si le processeur se trouve dans un deuxième mode de fonctionnement. Le procédé comprend également la détection du déclenchement d'un signal d'horloge vers la mémoire cache ou le processeur et, lors de la détection du déclenchement du signal d'horloge, la commutation de la mémoire cache de la deuxième barre-bus d'alimentation vers la première barre-bus d'alimentation si la mémoire cache est actuellement connectée à la deuxième barre-bus d'alimentation.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)