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1. (WO2019045785) AJUSTEMENT DE RETARDS D'INSTRUCTION AU CHEMIN DE VERROUILLAGE DANS UNE MÉMOIRE DRAM DDR5
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N° de publication : WO/2019/045785 N° de la demande internationale : PCT/US2018/027819
Date de publication : 07.03.2019 Date de dépôt international : 16.04.2018
CIB :
G11C 7/22 (2006.01) ,G11C 8/12 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
22
Circuits de synchronisation ou d'horloge pour la lecture-écriture (R-W); Générateurs ou gestion de signaux de commande pour la lecture-écriture (R-W)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
8
Dispositions pour sélectionner une adresse dans une mémoire numérique
12
Circuits de sélection de groupe, p.ex. pour la sélection d'un bloc de mémoire, la sélection d'une puce, la sélection d'un réseau de cellules
Déposants :
MICRON TECHNOLOGY, INC [US/US]; 8000 South Federal Way Boise, Idaho 83707, US
Inventeurs :
WILMOTH, David D.; US
BROWN, Jason M.; US
Mandataire :
MANWARE, Robert A.; US
FLETCHER, Michael G.; US
YODER, Patrick S.; US
POWELL, W. Allen; US
RARIDEN, John M.; US
SWANSON, Tait R.; US
BAKKER, Jila; US
SINCLAIR, JR., Steven J.; US
OSTERHAUS, Matthew G.; US
DOOLEY, Matthew C.; US
HENWOOD, Matthew C.; US
KANTOR, Andrew L.; US
WIMMER, Lance G.; US
BELLAH, Sean J.; US
THOMAS, Jim; US
CORLEY, David; US
Données relatives à la priorité :
15/691,39430.08.2017US
Titre (EN) ADJUSTING INSTRUCTION DELAYS TO THE LATCH PATH IN DDR5 DRAM
(FR) AJUSTEMENT DE RETARDS D'INSTRUCTION AU CHEMIN DE VERROUILLAGE DANS UNE MÉMOIRE DRAM DDR5
Abrégé :
(EN) Memory devices (10) may provide a communication interface that is configured to receive control signals, and/or address signals from user circuitry, such as a processor. The memory device (10) may receive and process signals employing different signal paths that may have different latencies, leading to clock skews. Embodiments discussed herein the application are related to interface circuitry that may decrease certain response times of the memory device (10) by adding delays that minimize the clock skews. For example, a delay in a control path, such as a chip select path, may allow reduction in a delay of an address path, and leading to a decrease of the access time of the memory device (10). Embodiments also disclose how training modes may be employed to further adjust the delays in the control and/or address paths to decrease access times during regular operation.
(FR) L'invention concerne des dispositifs de mémoire (10) qui peuvent fournir une interface de communication qui est configurée pour recevoir des signaux de commande et/ou des signaux d'adresse provenant de circuits d'utilisateur, tels qu'un processeur. Le dispositif de mémoire (10) peut recevoir et traiter des signaux utilisant différents chemins de signal qui peuvent comporter différentes latences, conduisant à des obliquités d'horloge. Des modes de réalisation de l'invention concernent des circuits d'interface qui peuvent diminuer certains temps de réponse du dispositif de mémoire (10) en ajoutant des retards qui réduisent au minimum les obliquités d'horloge. Par exemple, un retard dans un chemin de commande, tel qu'un chemin de sélection de puce, peut permettre la réduction d'un retard d'un chemin d'adresse, et conduire à une diminution du temps d'accès du dispositif de mémoire (10). Des modes de réalisation concernent également la manière dont des modes d'apprentissage peuvent en outre être utilisés pour ajuster les retards dans les chemins de commande et/ou d'adresse afin de diminuer les temps d'accès pendant un fonctionnement régulier.
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)