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1. (WO2019044705) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
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N° de publication : WO/2019/044705 N° de la demande internationale : PCT/JP2018/031369
Date de publication : 07.03.2019 Date de dépôt international : 24.08.2018
CIB :
H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/10 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
Déposants :
国立大学法人静岡大学 NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY [JP/JP]; 静岡県静岡市駿河区大谷836 836, Ohya, Suruga-ku, Shizuoka-shi, Shizuoka 4228529, JP
Inventeurs :
丹沢 徹 TANZAWA Toru; JP
Mandataire :
長谷川 芳樹 HASEGAWA Yoshiki; JP
諏澤 勇司 SUZAWA Yuji; JP
Données relatives à la priorité :
2017-16881401.09.2017JP
Titre (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé :
(EN) A nonvolatile memory device 1 comprises: a semiconductor substrate 3; a memory array area 5 having a plurality of memory cells 13, a plurality of straight word lines 11 which follow along a plane at a height h1 above the semiconductor substrate 3, and a plurality of straight bit lines 15 which are formed along a plane at a height h2 above the semiconductor substrate 3 in the direction intersecting with the word lines 11, wherein the plurality of memory cells 13 are provided between the plurality of bit lines 15 and intersections 17 at which the plurality of word lines 11 and the plurality of bit lines 15 respectively intersect; and a periphery circuit area 7 having a plurality of straight linear electrodes 19 formed along the plane at the height h1 above the semiconductor substrate 3, a plurality of straight linear electrodes 21 formed in a direction intersecting with the linear electrodes 19 along the plane at the height h2 above the semiconductor substrate 3, and insulating bodies 23 positioned at least between the linear electrodes 19 and the linear electrodes 21.
(FR) Cette invention concerne un dispositif de mémoire non volatile (1), comprenant : un substrat semi-conducteur (3) ; une zone de matrice de mémoire (5) ayant une pluralité de cellules de mémoire (13), une pluralité de lignes de mots droites (11) qui suivent un plan à une hauteur (h1) au-dessus du substrat semi-conducteur (3), et une pluralité de lignes de bit droites (15) qui sont formées le long d'un plan à une hauteur (h2) au-dessus du substrat semi-conducteur (3) dans la direction croisant les lignes de mots (11), la pluralité de cellules de mémoire (13) étant disposées entre la pluralité de lignes de bits (15) et des intersections (17) auxquelles la pluralité de lignes de mots (11) et la pluralité de lignes de bits (15) se croisent respectivement ; et une zone de circuit périphérique (7) ayant une pluralité d'électrodes linéaires droites (19) formées le long du plan à la hauteur (h1) au-dessus du substrat semi-conducteur (3), une pluralité d'électrodes linéaires droites (21) formées dans une direction croisant les électrodes linéaires (19) le long du plan à la hauteur (h2) au-dessus du substrat semi-conducteur (3), et des corps isolants (23) positionnés au moins entre les électrodes linéaires (19) et les électrodes linéaires (21).
(JA) 不揮発性メモリ装置1は、半導体基板3と、半導体基板3上の高さh1の面に沿って直線状の複数のワード線11、半導体基板3上の高さh2の面に沿ってワード線11に交差する方向に形成された直線状の複数のビット線15、及び複数のワード線11のそれぞれにおける複数のビット線15との交差部17と、複数のビット線15のそれぞれとの間に設けられた複数のメモリセル13を有するメモリアレイ領域5と、半導体基板3上の高さh1の面に沿って形成された直線状の複数の線状電極19、半導体基板3上の高さh2の面に沿って線状電極19に交差する方向に形成された直線状の複数の線状電極21、及び線状電極19と線状電極21との間に少なくとも配置された絶縁体23を有する周辺回路領域7とを備える。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)