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1. (WO2019043969) MODULE DE RELAIS À SEMI-CONDUCTEURS
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明 細 書

発明の名称 半導体リレーモジュール

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006  

発明の効果

0007  

図面の簡単な説明

0008  

発明を実施するための形態

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050  

産業上の利用可能性

0051  

符号の説明

0052  

請求の範囲

1   2   3   4   5   6  

図面

1   2   3  

明 細 書

発明の名称 : 半導体リレーモジュール

技術分野

[0001]
 本開示は、半導体リレーモジュールに関する。

背景技術

[0002]
 特許文献1には、直列に接続された二組のMOSFETと、これら二組のMOSFETの接続中点と接地点との間に設けられた半導体スイッチとを備えた半導体リレーモジュールが開示されている。この半導体リレーモジュールでは、各組のMOSFTが、逆直列に接続された2つのMOSFETで構成され、それぞれにフォトダイオードアレイが接続されている。各フォトダイオードアレイは、LEDを発光させることにより起電力を発生させて、接続されているMOSFETをONするようになっている。すなわち、前記半導体リレーでは、LEDの発光の有無により、二組のMOSFETが同時にON/OFFするようになっている。

先行技術文献

特許文献

[0003]
特許文献1 : 特開平7-46109号公報

発明の概要

発明が解決しようとする課題

[0004]
 しかし、前記半導体リレーモジュールでは、各組のMOSFETをON/OFFさせるLEDが、それぞれ2つの端子を介して接続されているため、結線等が複雑化し、回路基板の設計が困難になる場合がある。
[0005]
 そこで、本開示は、回路基板の設計を容易に行える半導体リレーモジュールを提供することを課題とする。

課題を解決するための手段

[0006]
 本開示の一例の半導体リレーモジュールは、
 直列に接続された第1半導体リレーおよび第2半導体リレーと、
 前記第1半導体リレーおよび前記第2半導体リレーの接続中点と接地点との間に配置された第3半導体リレーと、
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーを内部に収容するパッケージと、
 前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第1入力端子、第2入力端子および第3入力端子と
を備え、
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーの各々が、一対の入力部を有し、
 前記パッケージの内部で、前記第1半導体リレーの前記一対の入力部の一方が前記第1入力端子に接続され、前記第1半導体リレーの前記一対の入力部の他方が前記第2入力端子に接続されており、前記第2半導体リレーの前記一対の入力部の一方が前記第2入力端子に接続され、前記第2半導体リレーの前記一対の入力部の他方が前記第1入力端子に接続されており、前記第3半導体リレーの前記一対の入力部の一方が前記第3入力端子に接続され、前記第3半導体リレーの前記一対の入力部の他方が前記第1入力端子または前記第2入力端子に接続されている。

発明の効果

[0007]
 前記半導体リレーモジュールによれば、パッケージの内部で、各半導体リレーの一対の入力部が、各半導体リレーに対応する1つの入力端子にそれぞれ接続されている。すなわち、各半導体リレーに対して対応する1つの入力端子がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュールを実現できる。

図面の簡単な説明

[0008]
[図1] 本開示の一実施形態の半導体リレーモジュールを用いた回路構成図。
[図2] 図1の半導体リレーモジュールの構成図。
[図3] 図1の半導体リレーモジュールの他の例を示す構成図。

発明を実施するための形態

[0009]
 以下、本開示の一例を添付図面に従って説明する。なお、以下の説明では、必要に応じて特定の方向あるいは位置を示す用語(例えば、「上」、「下」、「右」、「左」を含む用語)を用いるが、それらの用語の使用は図面を参照した開示の理解を容易にするためであって、それらの用語の意味によって本開示の技術的範囲が限定されるものではない。また、以下の説明は、本質的に例示に過ぎず、本開示、その適用物、あるいは、その用途を制限することを意図するものではない。さらに、図面は模式的なものであり、各寸法の比率等は現実のものとは必ずしも合致していない。
[0010]
 図1に、本開示の一例である半導体リレーモジュール1を用いた回路構成図の一例を示す。半導体リレーモジュール1は、図1に示すように、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30と、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30を内部に収容するパッケージ2と、パッケージ2に設けられた第1入力端子41、第2入力端子51および第3入力端子61とを備える。
[0011]
 第1入力端子41、第2入力端子51および第3入力端子61の各々は、一部がパッケージ2の外部に露出するようにそれぞれ配置されている。第1入力端子41は、電源電圧VCCが供給される電源端子43に接続され、第2入力端子51は、CONT端子53に接続されている。また、第3入力端子61は、第1入力端子41および電源端子43を接続する接続線71の中点45と、第2入力端子51およびCONT端子53を接続する接続線72の中点55とを接続する接続線73の中点63に接続されている。
[0012]
 また、半導体リレーモジュール1は、パッケージ2に設けられた第1出力端子42、第2出力端子52および第3出力端子62をさらに備えている。第1出力端子42、第2出力端子52および第3出力端子62の各々は、一部がパッケージ2の外部に露出するようにそれぞれ配置されている。第1出力端子42は、第1外部出力端子44に接続され、第2出力端子52は、第2外部出力端子54に接続され、第3出力端子62は、接地点64に接続されている。
[0013]
 図2に示すように、前記半導体リレーモジュール1では、図2の平面視において長方形状のパッケージ2の内部で、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30がパッケージ2の長手方向に沿って一列に並んでいると共に、第1半導体リレー10および第2半導体リレー20の間に、第3半導体リレー30が配置されている。これにより、パッケージ2の短手方向が小さくまとまった半導体リレーモジュール1を実現できる。
[0014]
 また、前記半導体リレーモジュール1では、第1半導体リレー10および第2半導体リレー2が相互に直列に接続され、第3半導体リレー30が、第1半導体リレー10および第2半導体リレー20の接続中点34、65と接地点64(図1に示す)との間に配置されている。
[0015]
 第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各々は、一対の入力部である第1入力部111、211、311および第2入力部112、212、312を有している。各半導体リレー10、20、30の一対の入力部111、211、311、112、212、312および各入力端子41、51、61は、パッケージ2の内部で接続されて、各入力端子41、51、61を介して、各半導体リレー10、20、30に電源端子43およびCONT端子53の各々からの入力信号が入力される。
[0016]
 詳しくは、各半導体リレー10、20、30は、各入力部111、211、311、112、212、312に接続されかつ各入力部111、211、311、112、212、312を介して入力された信号に応じて発光する発光素子11、21、31と、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続され、発光素子11、21、31の発光の有無に応じてそれぞれオンオフされる2つのMOSFET12、13、22、23、32、33とを有している。
[0017]
 第1半導体リレー10の第1入力部111は、第1入力端子41に接続されている。また、第1半導体リレー10の第2入力部112は、第2半導体リレー20の第2入力部212および第2入力端子51を接続する接続線の中点24を介して第2入力端子51に接続されている。
[0018]
 第2半導体リレー20の第2入力部212は、第2入力端子51に接続されている。また、第2半導体リレー20の第1入力部211は、第1半導体リレー10の第1入力部111および第1入力端子41を接続する接続線の中点14を介して第1入力端子41に接続されている。
[0019]
 第3半導体リレー30の第2入力部312は、第3入力端子61に接続されている。また、第3半導体リレー30の第1入力部311は、第1半導体リレー10および第2半導体リレー20の接続中点65(すなわち、第2半導体リレー20の第1入力部211と、第1半導体リレー10の第1入力部111および第1入力端子41を接続する接続線の中点14とを接続する接続線の中点)を介して第1入力端子41に接続されている。
[0020]
 すなわち、半導体リレーモジュール1では、各半導体リレー10、20、30の発光素子11、21、31と各入力端子41、51、61とで入力回路部3を構成している。この入力回路部3では、パッケージ2の内部で、第1半導体リレー10の一対の入力部111、112の一方が第1入力端子41に接続され、第1半導体リレー10の一対の入力部111、112の他方が第2入力端子51に接続されている。また、パッケージ2の内部で、第2半導体リレー20の一対の入力部211、212の一方が第2入力端子51に接続され、第2半導体リレー20の一対の入力部211、212の他方が第1入力端子41に接続されている。さらに、パッケージ2の内部で、第3半導体リレー30の一対の入力部311、312の一方が第3入力端子61に接続され、第3半導体リレー30の一対の入力部311、312の他方が第1入力端子41に接続されている。
[0021]
 また、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各々は、一対の出力部121、131、221、231、321、331を有している。各半導体リレー10、20、30の各出力部121、131、221、231、321、331および各出力端子42、52、62は、パッケージ2の内部で接続されて、各出力端子42、52、62を介して、各半導体リレー10、20、30からの出力信号が出力される。
[0022]
 詳しくは、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各MOSFET12、13、22、23、32、33は、それぞれ出力部121、131、221、231、321、331を有している。
[0023]
 第1半導体リレー10のMOSFET12の出力部121は、第1出力端子42に接続され、第2半導体リレー20のMOSFET23の出力部231は、第2出力端子52に接続され、第3半導体リレー30のMOSFET33の出力部331は、第3出力端子62に接続されている。また、第1半導体リレー10のMOSFET13の出力部131と第2半導体リレー20のMOSFET22の出力部221とは接続線で接続され、この接続線の中点(すなわち、接続中点)34に、第3半導体リレー30のMOSFET32の出力部321が接続されている。
[0024]
 すなわち、半導体リレーモジュール1では、各半導体リレー10、20、30のMOSFET12、13、22、23、32、33と各出力端子42、52、62とで出力回路部4を構成している。この出力回路部4では、パッケージ2の内部で、第1半導体リレー10の一対の出力部121、131の一方が第1出力端子42に接続され、第2半導体リレー20の一対の出力部221、231の一方が第2出力端子52に接続され、第1半導体リレー10の一対の出力部121、131の他方と第2半導体リレー20の一対の出力部221、231の他方とが相互に接続されている。また、パッケージ2の内部で、第3半導体リレー30の一対の出力部321、331の一方が第3出力端子62に接続され、第3半導体リレー30の一対の出力部321、331の他方が第1半導体リレー10の一対の出力部121、131の他方および第2半導体リレー20の一対の出力部221、231の他方の接続中点34に接続されている。
[0025]
 前記半導体リレーモジュール1では、パッケージ2の内部で、各半導体リレー10、20、30の一対の入力部111、211、311、112、212、312が、各半導体リレー10、20、30に対応する1つの入力端子41、51、61にそれぞれ接続されている。すなわち、各半導体リレー10、20、30に対して対応する1つの入力端子41、51、61がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール1を実現できる。これにより、回路基板上で周辺配線同士が交差するような複雑な配線構成を回避して、高周波信号の伝達損失を低減できる。
[0026]
 また、前記半導体リレーモジュール1では、各半導体リレー10、20、30の一対の出力部121、131、221、231、321、331が、各半導体リレー10、20、30に対応する1つの出力端子42、52、62にそれぞれ接続されている。すなわち、各半導体リレー10、20、30に対して対応する1つの出力端子42、52、62がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール1を実現できる。
[0027]
 なお、前記半導体リレーモジュール1では、第1半導体リレー10および第2半導体リレー20の間に、第3半導体リレー30が配置されているが、これに限らない。例えば、図3に示すように、図3の平面視において長方形状のパッケージ2の内部で、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30がパッケージ2の長手方向に沿って一列に並んでいると共に、第1半導体リレー10および第3半導体リレー30の間に、第2半導体リレー20を配置してもよい。これにより、半導体リレーモジュール1の設計の自由度を高めることができる。
[0028]
 また、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各々を出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレー(例えば、出力端子間容量が0.8pFで、出力オン抵抗が3Ωの半導体リレー)で構成してもよい。これにより、半導体リレーモジュール1の高周波アイソレーション特性を向上させることができる。
[0029]
 本開示における低端子間容量型の半導体リレーは、出力端子間容量がゼロよりも大きくかつ0.8pF以下であるのがより好ましく、出力端子間容量がゼロよりも大きくかつ0.2pF以下であるのがさらに好ましい。例えば、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各々を出力端子間容量がゼロよりも大きくかつ0.8pF以下の低端子間容量型の半導体リレーで構成した場合、1GHzの信号開閉において30dB以上のアイソレーションが期待できる。また、第1半導体リレー10、第2半導体リレー20および第3半導体リレー30の各々を出力端子間容量がゼロよりも大きくかつ0.2pF以下の低端子間容量型の半導体リレーで構成した場合、1GHzの信号開閉において35dB以上のアイソレーションが期待できる。
[0030]
 さらに、第1半導体リレー10および第2半導体リレー20の各々を出力オン抵抗がゼロよりも大きくかつ7Ω以下の低オン抵抗型の半導体リレー(例えば、出力端子間容量が5pFで、出力オン抵抗が0.8Ωの半導体リレー)で構成し、第3半導体リレー30を出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレー(例えば、出力端子間容量が0.8pFで、出力オン抵抗が3Ωの半導体リレー)で構成してもよい。これにより、半導体リレーモジュール1の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。なお、第1半導体リレー10および第2半導体リレー20のいずれか一方のみを低オン抵抗型の半導体リレーで構成した場合も同様の効果を得ることができる。
[0031]
 低端子間容量特性と動作時のオン抵抗特性とは相反する関係にあるため、半導体リレーモジュール1の全ての半導体リレー10、20、30を低端子間容量型の半導体リレーで構成した場合、高周波アイソレーション特性を向上させることはできるが、同時に高周波インサーションロス特性を向上させることは難しい。そこで、前述のように、接地点と接続する第3半導体リレー30を低端子間容量型の半導体リレーで構成し、直列に接続された第1半導体リレー10および第2半導体リレー20の少なくともいずれかを低オン抵抗型の半導体リレーで構成することで、良好なインサーションロスおよびアイソレーション特性を有する半導体リレーモジュール1を実現できる。
[0032]
 なお、本開示における低オン抵抗型の半導体リレーは、出力オン抵抗がゼロよりも大きくかつ1.2Ω以下であるのがより好ましく、出力オン抵抗がゼロよりも大きくかつ0.1Ω以下であるのがさらに好ましい。
[0033]
 また、半導体リレーは、前記実施形態の半導体リレー10、20、30に限らず、他の構造の半導体リレーを用いてもよい。
[0034]
 また、前記半導体リレーモジュール1では、第3半導体リレー30の一対の入力部311、312の他方である第1入力部311が、第1半導体リレー10の第1入力部111および第1入力端子41を接続する接続線の中点14を介して第1入力端子41に接続されているが、これに限らない。例えば、第3半導体リレー30の一対の入力部311、312の他方である第1入力部311が、第2半導体リレー20の第2入力部212および第2入力端子51を接続する接続線の中点を介して第2入力端子41に接続されるように構成してもよい。
[0035]
 本開示の半導体リレーモジュールは、直列に接続された第1半導体リレーおよび第2半導体リレーと、第1半導体リレーおよび第2半導体リレーの接続中点と接地点との間に配置された第3半導体リレーとを少なくとも備えていればよく、4以上の半導体リレーを備えていてもよい。
[0036]
 以上、図面を参照して本開示における種々の実施形態を詳細に説明したが、最後に、本開示の種々の態様について説明する。なお、以下の説明では、一例として、参照符号も添えて記載する。
[0037]
 本開示の第1態様の半導体リレーモジュール1は、
 直列に接続された第1半導体リレー10および第2半導体リレー20と、
 前記第1半導体リレー10および前記第2半導体リレー20の接続中点34、65と接地点64との間に配置された第3半導体リレー30と、
 前記第1半導体リレー10、前記第2半導体リレー20および前記第3半導体リレー30を内部に収容するパッケージ2と、
 前記パッケージ2に設けられ、一部が前記パッケージ2の外部に露出するようにそれぞれ配置された第1入力端子41、第2入力端子51および第3入力端子61と
を備え、
 前記第1半導体リレー10、前記第2半導体リレー20および前記第3半導体リレー30の各々が、一対の入力部111、112、211、212、311、312を有し、
 前記パッケージ2の内部で、前記第1半導体リレー10の前記一対の入力部111、112の一方が前記第1入力端子41に接続され、前記第1半導体リレー10の前記一対の入力部111、112の他方が前記第2入力端子51に接続されており、前記第2半導体リレー20の前記一対の入力部211、212の一方が前記第2入力端子51に接続され、前記第2半導体リレー20の前記一対の入力部211、212の他方が前記第1入力端子41に接続されており、前記第3半導体リレー30の前記一対の入力部311、312の一方が前記第3入力端子61に接続され、前記第3半導体リレー30の前記一対の入力部311、312の他方が前記第1入力端子41または前記第2入力端子51に接続されている。
[0038]
 第1態様の半導体リレーモジュール1によれば、パッケージ2の内部で、各半導体リレー10、20、30の一対の入力部111、211、311、112、212、312が、各半導体リレー10、20、30に対応する1つの入力端子41、51、61にそれぞれ接続されている。すなわち、各半導体リレー10、20、30に対して対応する1つの入力端子41、51、61がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール1を実現できる。
[0039]
 本開示の第2態様の半導体リレーモジュール1は、
 前記パッケージ2に設けられ、一部が前記パッケージ2の外部に露出するようにそれぞれ配置された第1出力端子42、第2出力端子52および第3出力端子62をさらに備え、
 前記第1半導体リレー10、前記第2半導体リレー20および前記第3半導体リレー30の各々が、一対の出力部121、131、221、231、321、331を有し、
 前記パッケージ2の内部で、前記第1半導体リレー10の前記一対の出力部121、131の一方が前記第1出力端子42に接続され、前記第2半導体リレー20の前記一対の出力部221、231の一方が前記第2出力端子52に接続され、前記第1半導体リレー10の前記一対の出力部121、131の他方と前記第2半導体リレー20の前記一対の出力部221、231の他方とが相互に接続されており、前記第3半導体リレー30の前記一対の出力部321、331の一方が前記第3出力端子62に接続され、前記第3半導体リレー30の前記一対の出力部321、331の他方が前記第1半導体リレー10の前記一対の出力部121、131の他方および前記第2半導体リレー20の前記一対の出力部221、231の他方の接続中点34に接続されている。
[0040]
 第2態様の半導体リレーモジュールによれば、各半導体リレー10、20、30の一対の出力部121、131、221、231、321、331が、各半導体リレー10、20、30に対応する1つの出力端子42、52、62にそれぞれ接続されている。すなわち、各半導体リレー10、20、30に対して対応する1つの出力端子42、52、62がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール1を実現できる。
[0041]
 本開示の第3態様の半導体リレーモジュール1は、
 前記第1半導体リレー10および前記第3半導体リレー30の間に、前記第2半導体リレー20が配置されている。
[0042]
 第3態様の半導体リレーモジュールによれば、半導体リレーモジュール1の設計の自由度を高めることができる。
[0043]
 本開示の第4態様の半導体リレーモジュール1は、
 前記第1半導体リレー10および前記第2半導体リレー20の間に、前記第3半導体リレー30が配置されている。
[0044]
 第4態様の半導体リレーモジュールによれば、半導体リレーモジュール1の設計の自由度を高めることができる。
[0045]
 本開示の第5態様の半導体リレーモジュール1は、
 前記第1半導体リレー10、前記第2半導体リレー20および前記第3半導体リレー30の各々が、出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレーである。
[0046]
 第5態様の半導体リレーモジュール1によれば、半導体リレーモジュール1の高周波アイソレーション特性を向上させることができる。
[0047]
 本開示の第6態様の半導体リレーモジュール1は、
 前記第1半導体リレー10および前記第2半導体リレー20の各々が、出力オン抵抗がゼロよりも大きくかつ7Ω以下の低オン抵抗型の半導体リレーであり、前記第3半導体リレー30が、出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレーである。
[0048]
 第6態様の半導体リレーモジュール1によれば、半導体リレーモジュール1の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。
[0049]
 なお、前記様々な実施形態または変形例のうちの任意の実施形態または変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。また、実施形態同士の組み合わせまたは実施例同士の組み合わせまたは実施形態と実施例との組み合わせが可能であると共に、異なる実施形態または実施例の中の特徴同士の組み合わせも可能である。
[0050]
 本開示は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本開示の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。

産業上の利用可能性

[0051]
 本開示の半導体リレーモジュールは、例えば、半導体検査装置、計測機器およびプログラマブルコントローラに適用できる。

符号の説明

[0052]
1 半導体リレーモジュール
2 パッケージ
10 第1半導体リレー
11 発光素子
111 第1入力部
112 第2入力部
12、13 MOSFET
121、131 出力部
14 中点
20 第2半導体リレー
21 発光素子
211 第1入力部
212 第2入力部
22、23 MOSFET
221、231 出力部
24 中点
30 第3半導体リレー
31 発光素子
311 第1入力部
312 第2入力部
32、33 MOSFET
321、331 出力部
41 第1入力端子
42 第1出力端子
43 電源端子
44 第1外部出力端子
45 中点
51 第2入力端子
52 第2出力端子
53 CONT端子
54 第2外部出力端子
55 中点
61 第3入力端子
62 第3出力端子
63 中点
64 接地点
65 接続中点
71、72、72 接続線

請求の範囲

[請求項1]
 直列に接続された第1半導体リレーおよび第2半導体リレーと、
 前記第1半導体リレーおよび前記第2半導体リレーの接続中点と接地点との間に配置された第3半導体リレーと、
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーを内部に収容するパッケージと、
 前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第1入力端子、第2入力端子および第3入力端子と
を備え、
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーの各々が、一対の入力部を有し、
 前記パッケージの内部で、前記第1半導体リレーの前記一対の入力部の一方が前記第1入力端子に接続され、前記第1半導体リレーの前記一対の入力部の他方が前記第2入力端子に接続されており、前記第2半導体リレーの前記一対の入力部の一方が前記第2入力端子に接続され、前記第2半導体リレーの前記一対の入力部の他方が前記第1入力端子に接続されており、前記第3半導体リレーの前記一対の入力部の一方が前記第3入力端子に接続され、前記第3半導体リレーの前記一対の入力部の他方が前記第1入力端子または前記第2入力端子に接続されている、半導体リレーモジュール。
[請求項2]
 前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第1出力端子、第2出力端子および第3出力端子をさらに備え、
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーの各々が、一対の出力部を有し、
 前記パッケージの内部で、前記第1半導体リレーの前記一対の出力部の一方が前記第1出力端子に接続され、前記第2半導体リレーの前記一対の出力部の一方が前記第2出力端子に接続され、前記第1半導体リレーの前記一対の出力部の他方と前記第2半導体リレーの前記一対の出力部の他方とが相互に接続されており、前記第3半導体リレーの前記一対の出力部の一方が前記第3出力端子に接続され、前記第3半導体リレーの前記一対の出力部の他方が前記第1半導体リレーの前記一対の出力部の他方および前記第2半導体リレーの前記一対の出力部の他方の接続中点に接続されている、請求項1の半導体リレーモジュール。
[請求項3]
 前記第1半導体リレーおよび前記第3半導体リレーの間に、前記第2半導体リレーが配置されている、請求項1または2の半導体リレーモジュール。
[請求項4]
 前記第1半導体リレーおよび前記第2半導体リレーの間に、前記第3半導体リレーが配置されている、請求項1または2の半導体リレーモジュール。
[請求項5]
 前記第1半導体リレー、前記第2半導体リレーおよび前記第3半導体リレーの各々が、出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレーである、請求項1から4のいずれか1つの半導体リレーモジュール。
[請求項6]
 前記第1半導体リレーおよび前記第2半導体リレーの各々が、出力オン抵抗がゼロよりも大きくかつ7Ω以下の低オン抵抗型の半導体リレーであり、前記第3半導体リレーが、出力端子間容量がゼロよりも大きくかつ12pF以下の低端子間容量型の半導体リレーである、請求項1から4のいずれか1つの半導体リレーモジュール。

図面

[ 図 1]

[ 図 2]

[ 図 3]