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1. (WO2019042251) TRANSISTOR À COUCHES MINCES, PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHES MINCES, ET SUBSTRAT DE MATRICE
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N° de publication : WO/2019/042251 N° de la demande internationale : PCT/CN2018/102505
Date de publication : 07.03.2019 Date de dépôt international : 27.08.2018
CIB :
H01L 29/41 (2006.01) ,H01L 21/336 (2006.01) ,H01L 29/786 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
40
Electrodes
41
caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants :
京东方科技集团股份有限公司 BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; 中国北京市 朝阳区酒仙桥路10号 No.10 Jiuxianqiao Rd., Chaoyang District, Beijing 100015, CN
Inventeurs :
王国英 WANG, Guoying; CN
宋振 SONG, Zhen; CN
孙宏达 SUN, Hongda; CN
Mandataire :
北京天昊联合知识产权代理有限公司 TEE&HOWE INTELLECTUAL PROPERTY ATTORNEYS; 中国北京市 东城区建国门内大街28号民生金融中心D座10层陈源 Yuan CHEN 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District Beijing 100005, CN
Données relatives à la priorité :
201710749797.928.08.2017CN
Titre (EN) THIN-FILM TRANSISTOR, THIN-FILM TRANSISTOR PREPARATION METHOD, AND ARRAY SUBSTRATE
(FR) TRANSISTOR À COUCHES MINCES, PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHES MINCES, ET SUBSTRAT DE MATRICE
(ZH) 薄膜晶体管、薄膜晶体管制备方法和阵列基板
Abrégé :
(EN) The present application provides a thin-film transistor, a thin-film transistor preparation method, and an array substrate. The thin-film transistor comprises: a gate, disposed above a substrate and provided with a first side surface and a second side surface that are opposite to each other; and an active layer, sandwiched between the first side surface and the second side surface of the gate and provided with a third side surface and a fourth side surface. The third side surface of the active layer is opposite to and spaced from the first side surface of the gate, the fourth side surface of the active layer is opposite to and spaced from the second side surface of the gate, and at least one part of the gate and at least one part of the active layer are located in a same scope in the height direction.
(FR) La présente invention concerne un transistor à couches minces, un procédé de préparation de transistor à couches minces et un substrat de matrice. Le transistor à couches minces comprend : une gâchette, disposée au-dessus d'un substrat et pourvue d'une première surface latérale et d'une deuxième surface latérale qui sont opposées l'une à l'autre ; et une couche active, prise en sandwich entre la première surface latérale et la deuxième surface latérale de la gâchette et pourvue d'une troisième surface latérale et d'une quatrième surface latérale. La troisième surface latérale de la couche active est opposée à la première surface latérale de la gâchette et espacée de celle-ci, la quatrième surface latérale de la couche active est opposée à la deuxième surface latérale de la gâchette et espacée de celle-ci, et au moins une partie de la gâchette et au moins une partie de la couche active sont situées dans une même portée dans le sens de la hauteur.
(ZH) 本申请提供了一种薄膜晶体管、薄膜晶体管的制备方法和阵列基板。该薄膜晶体管包括:设置在衬底上方的栅极,其具有彼此相对的第一侧表面和第二侧表面;以及有源层,其夹设在所述栅极的第一侧表面和第二侧表面之间,并且具有第三侧表面和第四侧表面。所述有源层的第三侧表面和所述栅极的第一侧表面相对且间隔开,所述有源层的第四侧表面和所述栅极的第二侧表面相对且间隔开,所述栅极的至少一部分与所述有源层的至少一部分在高度方向上处于相同的范围。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)