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1. (WO2019042120) STRUCTURE D'ENCAPSULATION DE PUCE ET SON PROCÉDÉ DE FABRICATION, ET DISPOSITIF ÉLECTRONIQUE
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N° de publication : WO/2019/042120 N° de la demande internationale : PCT/CN2018/100301
Date de publication : 07.03.2019 Date de dépôt international : 13.08.2018
CIB :
H01L 25/18 (2006.01) ,H01L 21/768 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
18
les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes H01L27/-H01L51/166
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71
Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
768
Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
Déposants :
华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; 中国广东省深圳市 龙岗区坂田华为总部办公楼 Huawei Administration Building Bantian, Longgang District Shenzhen, Guangdong 518129, CN
Inventeurs :
王双福 WANG, Shuangfu; CN
Mandataire :
北京中博世达专利商标代理有限公司 BEIJING ZBSD PATENT & TRADEMARK AGENT LTD.; 中国北京市 海淀区交大东路31号11号楼8层 8F, Building 11 No. 31 Jiaoda East Road, Haidian District Beijing 100044, CN
Données relatives à la priorité :
201710771362.429.08.2017CN
Titre (EN) CHIP PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE
(FR) STRUCTURE D'ENCAPSULATION DE PUCE ET SON PROCÉDÉ DE FABRICATION, ET DISPOSITIF ÉLECTRONIQUE
(ZH) 一种芯片封装结构及其制作方法、电子设备
Abrégé :
(EN) Disclosed are a chip packaging structure and a manufacturing method therefor, and an electronic device, which relate to the technical field of electronic packaging and solve the problem of a chip packaging structure being relatively thick. The specific solution involves: the chip packaging structure comprising a main chip; a first rewiring layer, which is arranged on an active face of the main chip and is electrically connected to the main chip; a second rewiring layer, which is arranged on a back face of the main chip and is in contact with the back face of the main chip; a first electrical connection part, which is arranged between the first rewiring layer and the second rewiring layer, wherein the first electrical connection part is used for electrically connecting the first rewiring layer to the second rewiring layer; and overlay chips, which are arranged on one side, away from the main chip, of the second rewiring layer and are electrically connected to the second rewiring layer. The chip packaging structure provided in the present application is used for being connected to a circuit board in an electronic device.
(FR) L'invention se rapporte au domaine technique de l'encapsulation électronique et porte sur une structure d'encapsulation de puce et son procédé de fabrication, et sur un dispositif électronique qui résolvent le problème d'une structure d'encapsulation de puce relativement épaisse. La solution spécifique comprend : la structure d'encapsulation de puce comprenant une puce principale; une première couche de recâblage, qui est disposée sur une face active de la puce principale et électriquement connectée à la puce principale; une seconde couche de recâblage, qui est disposée sur une face arrière de la puce principale et en contact avec cette dernière; une première partie connexion électrique, qui est placée entre la première et la seconde couche de recâblage, la première partie connexion électrique étant destinée à connecter électriquement la première couche de recâblage à la seconde couche de recâblage; et des puces de superposition, qui sont disposées sur un côté de la seconde couche de recâblage, à distance de la puce principale, et qui sont électriquement connectées à la seconde couche de recâblage. La structure d'encapsulation de puce selon la présente invention est destinée à être connectée à une carte de circuit imprimé dans un dispositif électronique.
(ZH) 本申请公开了一种芯片封装结构及其制作方法、电子设备,涉及电子封装技术领域,解决了芯片封装结构厚度较大的问题。具体方案:该芯片封装结构包括:主芯片;第一重布线层,设置于主芯片的主动面,且与主芯片电连接;第二重布线层,设置于主芯片的背面,且与主芯片的背面相接触;第一电连接件,设置于第一重布线层和第二重布线层之间,第一电连接件用于将第一重布线层和第二重布线层电连接;叠加芯片,设置于第二重布线层背离主芯片的一侧,且与第二重布线层电连接。本申请提供的芯片封装结构用于与电子设备中的电路板相连接。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)