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1. (WO2019041906) STRUCTURE DE CELLULE DE DONNÉES NON-ET 3D DE TRANSISTOR À EFFET DE CHAMP À EFFET TUNNEL ET SON PROCÉDÉ DE FORMATION
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N° de publication : WO/2019/041906 N° de la demande internationale : PCT/CN2018/088265
Date de publication : 07.03.2019 Date de dépôt international : 24.05.2018
CIB :
H01L 27/1157 (2017.01) ,H01L 27/11578 (2017.01)
[IPC code unknown for H01L 27/1157][IPC code unknown for ERROR Code IPC incorrect: sous-groupe non valide (0=>999999)!]
Déposants :
YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN/CN]; Room 7018, No.18, Huaguang Road, Guandong Science and Technology Industrial Park, East Lake High-Tech Development Zone Wuhan, Hubei 430074, CN
Inventeurs :
HUANG, Xinyun; CN
WANG, Qi; CN
FU, Xiang; CN
XIA, Zhiliang; CN
ZHANG, Huangpeng; CN
CAO, Huamin; CN
Mandataire :
NTD UNIVATION INTELLECTUAL PROPERTY AGENCY LTD.; 10th Floor, Tower C, Beijing Global Trade Center 36 North Third Ring Road East, Dongcheng District Beijing 100013, CN
Données relatives à la priorité :
201710772503.431.08.2017CN
Titre (EN) TUNNELING FIELD EFFECT TRANSISTOR 3D NAND DATA CELL STRUCTURE AND METHOD FOR FORMING THE SAME
(FR) STRUCTURE DE CELLULE DE DONNÉES NON-ET 3D DE TRANSISTOR À EFFET DE CHAMP À EFFET TUNNEL ET SON PROCÉDÉ DE FORMATION
Abrégé :
(EN) Methods and structures of a three-dimensional memory device are disclosed. In an example, the memory device includes a plurality of vertical memory strings disposed through an alternating conductor/dielectric stack. Each of the memory strings includes a composite dielectric layers and a TFET semiconductor layer. The TFET semiconductor layer includes an n-type semiconductor layer and a p-type semiconductor layer.
(FR) L'invention concerne des procédés et des structures d'un dispositif de mémoire tridimensionnel. Dans un exemple, le dispositif de mémoire comprend une pluralité de chaînes de mémoire verticales disposées à travers un empilement conducteur/diélectrique alternatif. Chacune des chaînes de mémoire comprend une couche diélectrique composite et une couche semi-conductrice de TFET. La couche semi-conductrice de TFET comprend une couche semi-conductrice de type n et une couche semi-conductrice de type p.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)