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1. (WO2019041890) PROCÉDÉ DE FORMATION D'UNE STRUCTURE DE CÂBLAGE INTÉGRÉ TRIDIMENSIONNELLE ET STRUCTURE SEMI-CONDUCTRICE ASSOCIÉE
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N° de publication : WO/2019/041890 N° de la demande internationale : PCT/CN2018/087102
Date de publication : 07.03.2019 Date de dépôt international : 16.05.2018
CIB :
H01L 21/768 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71
Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
768
Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
Déposants :
YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN/CN]; Room 7018, No.18, Huaguang Road, Guandong Science and Technology Industrial Park East Lake High-Tech Development Zone Wuhan, Hubei 430074, CN
Inventeurs :
ZHU, Jifeng; CN
CHEN, Jun; CN
HU, Siping; CN
LU, Zhenyu; CN
Mandataire :
NTD UNIVATION INTELLECTUAL PROPERTY AGENCY LTD.; 10th Floor, Tower C, Beijing Global Trade Center 36 North Third Ring Road East, Dongcheng District Beijing 100013, CN
Données relatives à la priorité :
201710775893.031.08.2017CN
Titre (EN) METHOD FOR FORMING THREE-DIMENSIONAL INTEGRATED WIRING STRUCTURE AND SEMICONDUCTOR STRUCTURE THEREOF
(FR) PROCÉDÉ DE FORMATION D'UNE STRUCTURE DE CÂBLAGE INTÉGRÉ TRIDIMENSIONNELLE ET STRUCTURE SEMI-CONDUCTRICE ASSOCIÉE
Abrégé :
(EN) Embodiments of methods and structures for forming a 3D integrated wiring structure are disclosed. The method can include forming a dielectric layer in a contact hole region at a front side of a first substrate; forming a semiconductor structure at the front side of the first substrate and the semiconductor structure having a first conductive contact, forming a recess at a backside of the first substrate to expose at least a portion of the dielectric layer; and forming a second conductive layer above the exposed dielectric layer to connect the first conductive contact. The 3D integrated wiring structure can include a first substrate having a contact hole region; a dielectric layer disposed in the contact hole region; a semiconductor structure formed at the front side of the first substrate, having a first conductive contact; a recess formed at the backside of the first substrate to expose at least a portion of the dielectric layer; and a second conductive layer above the exposed dielectric layer.
(FR) L'invention concerne des modes de réalisation de procédés et de structures pour former une structure de câblage intégré 3D. Le procédé peut comprendre la formation d'une couche diélectrique dans une région de trou de contact au niveau d'un côté avant d'un premier substrat; la formation d'une structure semi-conductrice sur le côté avant du premier substrat et la structure semi-conductrice ayant un premier contact conducteur, la formation d'un évidement au niveau d'un côté arrière du premier substrat pour exposer au moins une partie de la couche diélectrique; et la formation d'une seconde couche conductrice au-dessus de la couche diélectrique exposée pour connecter le premier contact conducteur. La structure de câblage intégré 3D peut comprendre un premier substrat ayant une région de trou de contact; une couche diélectrique disposée dans la région de trou de contact; une structure semi-conductrice formée sur le côté avant du premier substrat, ayant un premier contact conducteur; un évidement formé au niveau de la face arrière du premier substrat pour exposer au moins une partie de la couche diélectrique; et une seconde couche conductrice au-dessus de la couche diélectrique exposée.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)