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1. (WO2019032322) COMBINAISON DE PUCES MOULÉE
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N° de publication : WO/2019/032322 N° de la demande internationale : PCT/US2018/044342
Date de publication : 14.02.2019 Date de dépôt international : 30.07.2018
CIB :
H01L 25/065 (2006.01) ,H01L 23/31 (2006.01) ,H01L 23/00 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03
les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
04
les dispositifs n'ayant pas de conteneurs séparés
065
les dispositifs étant d'un type prévu dans le groupe H01L27/81
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
28
Capsulations, p.ex. couches de capsulation, revêtements
31
caractérisées par leur disposition
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
Déposants :
ADVANCED MICRO DEVICES, INC. [US/US]; 2485 Augustine Drive Santa Clara, CA 95054, US
Inventeurs :
BHAGAVAT, Milind S.; US
FU, Lei; US
BARBER, Ivor; US
LEONG, Chia-Ken; US
AGARWAL, Rahul; US
Mandataire :
HONEYCUTT, Timothy Mark; US
Données relatives à la priorité :
15/675,21411.08.2017US
Titre (EN) MOLDED CHIP COMBINATION
(FR) COMBINAISON DE PUCES MOULÉE
Abrégé :
(EN) Various molded chip combinations and methods of manufacturing the same are disclosed. In one aspect, a molded chip combination is provided that includes a first semiconductor chip (20) that has a first PHY region (75), a second semiconductor chip (19) that has a second PHY region (65), an interconnect chip (85) interconnecting the first PHY region to the second PHY region, and a molding (25) joining together the first semiconductor chip, the second semiconductor chip and the interconnect chip.
(FR) La présente invention concerne diverses combinaisons de puces moulées et leurs procédés de fabrication. Selon un aspect, l'invention porte sur une combinaison de puces moulée qui comprend une première puce de semi-conducteur (20) qui comporte une première région PHY (75), une seconde puce de semi-conducteur (19) qui comporte une seconde région PHY (65), une puce d'interconnexion (85) interconnectant la première région PHY à la seconde région PHY, et un moulage (25) réunissant ensemble la première puce de semi-conducteur, la seconde puce de semi-conducteur et la puce d'interconnexion.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)