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1. (WO2019031036) DISPOSITIF DE PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES ET LIGNE DE TRANSMISSION DE SIGNAL
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N° de publication : WO/2019/031036 N° de la demande internationale : PCT/JP2018/021243
Date de publication : 14.02.2019 Date de dépôt international : 01.06.2018
CIB :
H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/06 (2006.01) ,H02H 7/20 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
06
comprenant une pluralité de composants individuels dans une configuration non répétitive
H ÉLECTRICITÉ
02
PRODUCTION, CONVERSION OU DISTRIBUTION DE L'ÉNERGIE ÉLECTRIQUE
H
CIRCUITS DE PROTECTION DE SÉCURITÉ
7
Circuits de protection de sécurité spécialement adaptés pour des machines ou appareils électriques de types particuliers ou pour la protection sectionnelle de systèmes de câble ou ligne, et effectuant une commutation automatique dans le cas d'un changement indésirable des conditions normales de travail
20
pour équipement électronique
Déposants :
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
Inventeurs :
植木 紀行 UEKI Noriyuki; JP
Mandataire :
特許業務法人 楓国際特許事務所 KAEDE PATENT ATTORNEYS' OFFICE; 大阪府大阪市中央区農人橋1丁目4番34号 1-4-34, Noninbashi, Chuo-ku, Osaka-shi, Osaka 5400011, JP
Données relatives à la priorité :
2017-15511910.08.2017JP
Titre (EN) ESD PROTECTION DEVICE AND SIGNAL TRANSMISSION LINE
(FR) DISPOSITIF DE PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES ET LIGNE DE TRANSMISSION DE SIGNAL
(JA) ESD保護デバイス、および、信号伝送線路
Abrégé :
(EN) An ESD protection device (10) is provided with: a semiconductor substrate (20) having a first main surface (201); terminal electrodes (41, 42) formed on the first main surface (201) and a terminal electrode (43) connected to the ground; and a wiring electrode (51) that connects the terminal electrodes (41, 42) and constitutes a part of a main line. The semiconductor substrate has a rectangular parallelepiped shape in a plan view. A first semiconductor area connected to the wiring electrode (51), a second semiconductor area connected to a third terminal electrode, and a third semiconductor area are formed on the semiconductor substrate (20). The first semiconductor area and the second semiconductor area are aligned along short sides of the semiconductor substrate (20), and are electrically connected to each other via the third semiconductor area formed along the short sides.
(FR) L'invention concerne un dispositif de protection contre les décharges électrostatiques (ESD) comprenant : un substrat semi-conducteur (20) ayant une première surface principale (201); des électrodes de borne (41, 42) formées sur la première surface principale (201) et une électrode de borne (43) connectée à la masse; et une électrode de câblage (51) qui connecte les électrodes de borne (41, 42) et constitue une partie d'une ligne principale. Le substrat semi-conducteur a une forme parallélépipédique rectangulaire dans une vue en plan. Une première zone semi-conductrice connectée à l'électrode de câblage (51), une seconde zone semi-conductrice connectée à une troisième électrode de borne et une troisième zone semi-conductrice sont formées sur le substrat semi-conducteur (20). La première zone semi-conductrice et la seconde zone semi-conductrice sont alignées le long de côtés courts du substrat semi-conducteur (20), et sont électroconnectées l'une à l'autre par l'intermédiaire de la troisième zone semi-conductrice formée le long des côtés courts.
(JA) ESD保護デバイス(10)は、第1主面(201)を有する半導体基板(20)と、第1主面(201)に形成された端子電極(41、42)、および、グランドに接続される端子電極(43)と、端子電極(41、42)とを接続し、主線路の一部を構成する配線電極(51)と、を備える。半導体基板は、平面視で直方体形状である。半導体基板(20)には、配線電極(51)に接続される第1の半導体領域と、第3端子電極に接続される第2の半導体領域と、第3の半導体領域とが形成されている。第1の半導体領域と第2の半導体領域とが、半導体基板(20)の短辺に沿って並ぶとともに、短辺に沿って形成される第3の半導体領域を介して、電気的に接続される。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)