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1. (WO2019031003) DISPOSITIF DE TRANSMISSION ET SYSTÈME DE COMMUNICATION
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明 細 書

発明の名称 送信装置、および通信システム

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005   0006   0007  

課題を解決するための手段

0008   0009  

発明の効果

0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175  

符号の説明

0176  

請求の範囲

1   2   3   4   5   6   7   8  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20  

明 細 書

発明の名称 : 送信装置、および通信システム

技術分野

[0001]
 本開示は、送信装置、および通信システムに関する。

背景技術

[0002]
 デジタル増幅器の電源ノイズを低減する技術が開発されている。ローパスフィルタのインダクタの回生電流に起因するデジタル増幅器の電源ノイズを低減する技術としては、例えば下記の特許文献1に記載の技術が挙げられる。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2012-156616号公報

発明の概要

発明が解決しようとする課題

[0004]
 受信同期にCDR(Clock Data Recovery)を使用するエンベディッドクロック方式の通信が行われる、送信装置と受信装置とを有する通信システムにおいて、送信装置において消費される電力を低減するための一の方法としては、例えば下記に示す方法が、考えられる。
  ・データ送信の期間に対応する高速モードと、データ送信の休止期間に対応する、高速モードよりも消費電力が低い低電力モードとを、切り替える方法
[0005]
 しかしながら、送信装置において高速モードと低電力モードとが切り替えられたときには、送信装置における消費電流が変化することから、送信装置の電源電圧が変動する。また、送信装置の電源電圧が変動すると、当該電源電圧の変動の影響で、送信装置が送信する信号に大きなジッタが生じる恐れがある。そして、送信装置が送信する信号に大きなジッタが生じた場合には、受信装置においてCDRが追従することができず、エラーが発生してしまう。
[0006]
 ここで、上記一の方法において生じる事態を防止するための方法としては、例えば、“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”が考えられる。しかしながら、上記のような“一の方法において生じる事態を防止するための方法”を用いる場合には、下記に示すような理由により、効率よくデータ伝送することができない。
  ・休止期間が経過した後に信号の送信を再開したときに、DC(Direct Current)電位が休止前のレベルに戻るために時間を要する
  ・送信装置において信号の送信が再開された後、受信装置では、CDR回路における同期に時間がかかる
[0007]
 本開示では、受信装置におけるCDRの同期を維持させつつ、低消費電力化を図ることが可能な、新規かつ改良された送信装置、および通信システムを提案する。

課題を解決するための手段

[0008]
 本開示によれば、データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、上記第1動作モードまたは上記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、上記第1動作モードと上記第2動作モードとを切り替えるときにおける、上記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、を備える、送信装置が、提供される。
[0009]
 また、本開示によれば、クロック信号が埋め込まれたデータを送信する送信装置と、受信されたデータから上記クロック信号を抽出し、抽出された上記クロック信号に同期した同期化クロック信号を生成するCDR(Clock Data Recovery)回路を備える受信装置と、を備え、上記送信装置は、データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、上記第1動作モードまたは上記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、上記第1動作モードと上記第2動作モードとを切り替えるときにおける、上記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、を備える、通信システムが、提供される。

発明の効果

[0010]
 本開示によれば、受信装置におけるCDRの同期を維持させつつ、低消費電力化を図ることが、できる。
[0011]
 なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握されうる他の効果が奏されてもよい。

図面の簡単な説明

[0012]
[図1] 本実施形態に係る通信システムの構成の一例を示す説明図である。
[図2] 本実施形態に係る受信装置の構成の一例を示すブロック図である。
[図3] 高速モードと低電力モードとを切り替えることが可能な送信装置の構成の一例を示す説明図である。
[図4] 図3に示す送信装置における動作モードが切り替わるときにおける動作の一例を示す説明図である。
[図5] 本実施形態に係る送信装置の構成の一例を示す説明図である。
[図6] 本実施形態に係る送信装置の構成の他の例を示す説明図である。
[図7] 動作モードが切り替わるときにおける送信装置の動作の第1の例を示す説明図である。
[図8] 動作モードが切り替わるときにおける送信装置の動作の第2の例を示す説明図である。
[図9] 本実施形態に係る送信装置が備える電源ノイズ低減回路の構成の第1の例を示す説明図である。
[図10] 図9に示す電源ノイズ低減回路の動作を説明するための説明図である。
[図11] 本実施形態に係る送信装置が備える電源ノイズ低減回路の構成の第2の例を示す説明図である。
[図12] 図11に示す電源ノイズ低減回路の動作を説明するための説明図である。
[図13] 本実施形態に係る送信装置が備える電源ノイズ低減回路の構成の他の例を示す説明図である。
[図14] 図13に示す電源ノイズ低減回路の動作を説明するための説明図である。
[図15] SLVS-ECが用いられる本実施形態に係る通信システムの構成の一例を示す説明図である。
[図16] 図15に示す画像センサとDSPとの間における1フレームの画像データの伝送に用いられるフォーマットの一例を示す説明図である。
[図17] ヘッダの構造の一例を示す説明図である。
[図18] 図17に示すヘッダに含まれる各種データを説明するための説明図である。
[図19] ヘッダ情報とCRC符号の1つの組を構成するビット配列の一例を示す説明図である。
[図20] 図15に示す通信システムにおけるデータの伝送の一例を示す説明図である。

発明を実施するための形態

[0013]
 以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
[0014]
 また、以下では、下記に示す順序で説明を行う。
  1.本実施形態に係る通信システム
   [1]本実施形態に係る通信システム
   [2]本実施形態に係る通信システムにおいて奏される効果
   [3]本実施形態に係る通信システムの適用例
[0015]
(本実施形態に係る通信システム)
[1]本実施形態に係る通信システム
 図1は、本実施形態に係る通信システム1000の構成の一例を示す説明図である。通信システム1000は、例えば、送信装置100と、受信装置200とを有する。
[0016]
 送信装置100と受信装置200とは、例えば、伝送路Tを介してデータの送受信を行う。
[0017]
 通信システム1000は、例えば、PCI(Peripheral Component Interconnect) Express、USB(Universal Serial Bus)3.x、Display Port、MIPI(Mobile Industry Processor Interface) M-PHY、VbyOne、SLVS-EC(Scalable Low Voltage Signaling with Embedded Clock)などの、有線または無線で通信を行うことが可能な任意の、受信同期にCDRを使用するエンベディッドクロック方式のシリアル通信に、適用される。つまり、伝送路Tとしては、例えば、受信同期にCDRを使用するエンベディッドクロック方式のシリアル通信で利用される、任意の伝送路が、挙げられる。本実施形態に係る通信システムの適用例については、後述する。
[0018]
 以下では、伝送路Tが差動信号線であり、送信装置100と受信装置200とが差動信号によりデータの送受信を行う場合を例に挙げて、送信装置100および受信装置200それぞれの構成の一例を説明する。
[0019]
[1-1]受信装置200
 受信装置200は、送信装置100から送信されたデータを受信する機能を有する装置である。受信装置200は、少なくとも、受信されたデータからクロック信号を抽出し、抽出されたクロック信号に同期した同期化クロック信号を生成するCDR回路を備える。
[0020]
 また、受信装置200は、例えば、同期化クロック信号に基づき送信装置100から送信されたデータを復号化してもよい。復号化されたデータは、例えば、受信装置200の外部装置、または、受信装置200が備えるプロセッサによって、処理される。
[0021]
 図2は、本実施形態に係る受信装置200の構成の一例を示すブロック図である。受信装置200は、例えば、レシーバ回路202と、CDR回路204と、シリアル-パラレル変換回路206と、デコーダ208とを備える。図2では、CDR回路204を「CDR」と示し、デコーダ208を「Decoder」と示している。
[0022]
 受信装置200は、例えば、受信装置200が備えているバッテリなどの内部電源(図示せず)から供給される電力、または、受信装置200に接続されている外部電源から供給される電力などによって、駆動する。
[0023]
 レシーバ回路202は、差動信号線に流れる電流を電圧信号に変換する。変換された電圧信号は、クロック信号が埋め込まれたデータに対応する信号である。
[0024]
 レシーバ回路202としては、例えばオペアンプを用いた電流-電圧変換回路が、挙げられる。
[0025]
 CDR回路204は、電圧信号からデータに同期したクロック信号(以下、「同期化クロック信号」と示す。)を生成する。CDR回路204は、電圧信号からクロック信号を抽出し、抽出されたクロック信号に同期した同期化クロック信号を生成する。CDR回路204としては、例えばPLL(Phase Locked Loop)を用いた回路が挙げられる。
[0026]
 シリアル-パラレル変換回路206は、受信されたシリアルデータをパラレルデータに変換して、多重分離を行う。
[0027]
 デコーダ208は、シリアル-パラレル変換回路206により多重分離された信号をデコードする。
[0028]
 受信装置200は、例えば図2に示す構成を有することによって、送信装置100から送信されたデータを受信する。
[0029]
 なお、本実施形態に係る受信装置200の構成は、図2に示す例に限られない。
[0030]
 例えば、“図2に示すシリアル-パラレル変換回路206およびデコーダ208”または“図2に示すデコーダ208”は、受信装置200の外部の回路であってもよい。
[0031]
 また、図2では、伝送路Tが差動信号線である場合に対応する受信装置200の構成の一例を示したが、受信装置200は、伝送路Tに対応する構成をとることが可能である。
[0032]
[1-2]送信装置100
 本実施形態に係る送信装置100は、データ送信の期間に対応する第1動作モードと、データ送信の休止期間に対応する第2動作モードとを切り替えることが可能な、エンベディッドクロック方式の信号を送信する装置である。第1動作モードは、上述した高速モードに該当し、第2動作モードは、上述した低電力モードに該当する。以下では、第1動作モードを高速モードと示し、第2動作モードを低電力モードと示す。
[0033]
 本実施形態に係るデータ送信の休止期間としては、例えば画像データのブランキング期間などの、データ送信の期間に送信されるデータの送信が行われない任意の期間が、挙げられる。
[0034]
 送信装置100の構成の一例を説明する前に、高速モードと低電力モードとを切り替えることが可能な送信装置の構成の一例について説明する。
[0035]
[1-2-1]高速モードと低電力モードとを切り替えることが可能な送信装置の構成
 図3は、高速モードと低電力モードとを切り替えることが可能な送信装置10の構成の一例を示す説明図である。
[0036]
 送信装置10は、例えば、エンコーダ12と、送信回路14とを備え、入力されたデータに対してクロック信号が埋め込まれたデータを送信する。図3では、エンコーダ12を「Encoder」と示している。
[0037]
 送信装置10に入力されるデータとしては、例えば、撮像デバイスにおける撮像により生成された画像データや、記録媒体から読み出されたデータなどの、任意のデータが挙げられる。また、送信装置10にアナログ信号が入力される場合、送信装置10は、当該アナログ信号をアナログ-デジタル変換し、変換されたデータに対してクロック信号が埋め込まれたデータを送信してもよい。
[0038]
 送信装置10は、例えば、送信装置10が備えているバッテリなどの内部電源(図示せず)から供給される電力、または、送信装置10はに接続されている外部電源から供給される電力などによって、駆動する。
[0039]
 エンコーダ12は、例えば、撮像デバイスにおける撮像により生成された画像データや、記録媒体から読み出されたデータなど、任意のデータをエンコードする。エンコーダ12は、例えば8b10bエンコード方式などの任意のエンコード方式で、データをエンコードする。
[0040]
 なお、エンコーダ12にアナログ信号が入力される場合、エンコーダ12は、当該アナログ信号をアナログ-デジタル変換して、エンコードを行ってもよい。また、送信装置10はエンコーダ12を備えず、送信装置10には、送信装置10の外部のエンコーダによりエンコードされたデータが入力されてもよい。
[0041]
 送信回路14は、例えば、クロック信号生成回路16と、パラレル-シリアル変換回路18と、ドライバ20とを備え、クロック信号が埋め込まれたデータを送信する。また、送信回路14は、クロック信号生成回路16から出力されるクロック信号を分周する分周回路を備えていてもよい。
[0042]
 クロック信号生成回路16は、送信装置10におけるクロック信号生成部の役目を果たし、クロック信号を生成する。クロック信号生成回路16は、高速モードに対応する第1クロック信号、または、低電力モードに対応する、第1クロック信号よりも低い周波数の第2クロック信号を、生成する。クロック信号生成回路16は、データ送信の期間に第1クロック信号を生成し、データ送信の休止期間に第2クロック信号を生成する。例えば、送信装置10におけるデータの送信速度が5[Gbps]の場合、クロック信号生成回路16が生成する第1クロック信号としては、周波数が2.5[GHz]のクロック信号が、挙げられる。
[0043]
 クロック信号生成回路16は、例えば、第1クロック信号生成回路(図示せず)と、第2クロック信号を生成する役目を果たす第2クロック信号生成回路(図示せず)とを備える。
[0044]
 第1クロック信号生成回路(図示せず)は、第1クロック信号を生成する役目を果たす。第1クロック信号生成回路(図示せず)としては、例えばPLLを用いた回路が挙げられる。
[0045]
 第2クロック信号生成回路(図示せず)は、第2クロック信号を選択的に生成する役目を果たす。ここで、第2クロック信号を選択的に生成するとは、例えば、第2クロック信号生成回路(図示せず)が、データ送信の休止期間に第2クロック信号を生成し、また、データ送信の期間には第2クロック信号を生成しないことを意味する。
[0046]
 第2クロック信号を生成する場合、第2クロック信号生成回路(図示せず)は、生成した第2クロック信号を出力する。また、第2クロック信号を生成しない場合、第2クロック信号生成回路(図示せず)は、第1クロック信号生成回路(図示せず)において生成された第1クロック信号を出力する。
[0047]
 第2クロック信号生成回路(図示せず)は、第1クロック信号生成回路(図示せず)において生成された第1クロック信号と、モード信号S1とに基づいて、第2クロック信号を選択的に生成する。
[0048]
 本実施形態に係るモード信号S1とは、第1動作モード(高速モード)または第2の動作モード(低電力モード)を示す信号であり、ハイレベルの信号であるかローレベルの信号であるかによって、各動作モードを示す。以下では、ローレベルのモード信号S1が高速モードを示し、ハイレベルのモード信号S1が低電力モードを示す場合を例に挙げる。なお、ハイレベルのモード信号S1が高速モードを示し、ローレベルのモード信号S1が低電力モードを示していてもよい。モード信号S1は、例えば、送信装置(例えば送信装置100、送信装置10)が備えるプロセッサ(図示せず)または外部装置により生成される。
[0049]
 第2クロック信号生成回路(図示せず)は、例えば、第1クロック信号の波形を整形することにより、第2クロック信号を生成する。より具体的には、第2クロック信号生成回路(図示せず)は、例えば、第1クロック信号のハイレベルのパルスを削除し、第1クロック信号のローレベルのパルスを埋めることにより、第1クロック信号の波形を整形して、第2クロック信号を生成する。
[0050]
 第1クロック信号、または、第1クロック信号の波形が整形された第2クロック信号を出力する第2クロック信号生成回路(図示せず)は、例えば論理回路により実現される。
[0051]
 なお、第2クロック信号生成回路(図示せず)は、上記に示す例に限られない。例えば、第2クロック信号生成回路(図示せず)は、“分周回路で第1クロック信号から第2クロック信号を発生させ、第1クロック信号または第2クロック信号を、セレクタで切り替えて出力する構成”であってもよい。
[0052]
 パラレル-シリアル変換回路18は、クロック信号生成回路16から出力されるクロック信号(第1クロック信号、または第2クロック信号)に基づき動作し、エンコーダ12から出力されるパラレルデータを、クロック信号が埋め込まれたシリアルデータに変換する。パラレル-シリアル変換回路18は、例えば、マルチプレクサ、D型フリップフロップ、およびセレクタで構成される。
[0053]
 ドライバ20は、差動信号線を電流駆動することにより、クロック信号が埋め込まれたシリアルデータを送信する。
[0054]
 送信装置10は、例えば図3に示す構成を有する。
[0055]
 ここで、クロック信号生成回路16は、例えば、データ送信の期間に対応する高速モードのときに第1クロック信号を生成し、データ送信の休止期間に対応する低電力モードのときに第2クロック信号を生成する。つまり、送信回路14は、データ送信の休止期間に対応する低電力モードのときには、データ送信のための第1クロック信号(高速クロック)よりも周波数が低い第2クロック信号(低速クロック)で動作する。よって、データ送信の休止期間に対応する低電力モードで動作するときにおける送信装置10の消費電力は、データ送信の期間に対応する高速モードで動作するときにおける送信装置10の消費電力よりも、低減される。
[0056]
 また、送信回路14はクロック信号が埋め込まれたデータを送信する。
[0057]
 したがって、図3に示す送信装置10は、低消費電力化を図りつつ、クロック信号が埋め込まれたデータを送信することが可能である。
[0058]
 しかしながら、図3に示す送信装置10において高速モードと低電力モードとが切り替えられたときには、送信装置10における消費電流が変化して送信装置10の電源電圧が変動し、その結果、送信装置10が送信する信号に大きなジッタが生じる恐れがある。
[0059]
 図4は、図3に示す送信装置10における動作モードが切り替わるときにおける動作の一例を示す説明図である。図4では、モード信号S1、各動作モードにおける送信回路電流(例えば送信回路14における消費電流)、各動作モードにおいて電源から供給される電源電圧、およびジッタトレンドの一例が、示されている。なお、図4に示す各種数値は一例である。
[0060]
 図4のAに示すように、高速モードから低電力モードへと切り替わったときには、送信回路電流が減り、その結果、送信信号に大きなジッタが発生してしまう。また、図4のBに示すように、低電力モードから高速モードへと切り替わったときには、送信回路電流が増え、その結果、送信信号に大きなジッタが発生してしまう。
[0061]
 したがって、通信システムを構成する送信装置として、図3に示す送信装置10が用いられる場合には、受信装置においてCDRが追従することができず、エラーが発生する恐れがある。
[0062]
[1-2-2]送信装置100の概要
 そこで、本実施形態に係る送信装置100は、図3に示す送信装置10の構成に加えて、電源ノイズ低減回路をさらに備えることにより、動作モードが切り替わるときの電源変動を緩やかにして、ジッタ変動を緩やかにする。
[0063]
 送信装置100は、基本的に図3に示す送信装置10と同様の構成(変形例も含む。)を有するので、低消費電力化を図りつつ、クロック信号が埋め込まれたデータを送信することができる。また、送信装置100は、動作モードが切り替わるときの電源変動を緩やかにして、ジッタ変動を緩やかにするので、送信装置100が送信する信号を受信する受信装置200は、CDRの同期を維持することが可能である。
[0064]
 したがって、送信装置100によって、受信装置200におけるCDRの同期を維持させつつ、送信装置100の低消費電力化を図ることが可能な通信システム1000が、実現される。
[0065]
[1-2-3]送信装置100の構成
 図5は、本実施形態に係る送信装置100の構成の一例を示す説明図である。また、図6は、本実施形態に係る送信装置100の構成の他の例を示す説明図である。
[0066]
 送信装置100は、例えば、エンコーダ102と、送信回路104と、電源ノイズ低減回路106とを備える。図5では、エンコーダ102を「Encoder」と示している。
[0067]
 また、送信装置100は、例えば、送信装置100全体を制御するプロセッサ(図示せず)を備えていてもよい。送信装置100は、例えば、送信装置100が備えるプロセッサ(図示せず)、または、外部装置(例えば、プロセッサ(図示せず)と同様の機能を有する装置)により、各期間(データ送信の期間、データ送信の休止期間)の動作が制御される。より具体的には、例えば、送信装置100が備えるプロセッサ(図示せず)などから伝達される“モード信号S1”、または、“モード信号S1およびモード切替予告信号S2(後述する)”によって、各期間(データ送信の期間、データ送信の休止期間)における送信装置100の動作が制御される。
[0068]
 送信装置100は、例えば、送信装置100が備えているバッテリなどの内部電源(図示せず)から供給される電力、または、送信装置100に接続されている外部電源から供給される電力などによって、駆動する。以下では、送信装置100が備えている内部電源や送信装置100に接続されている外部電源などの、送信装置100の構成要素に電力を供給する電源を総称して、「電源」と示す場合がある。
[0069]
 図5に示す送信装置100と図6に示す送信装置100との相違点は、電源ノイズ低減回路106に入力される信号である。より具体的には、図5に示す電源ノイズ低減回路106にはモード信号S1が入力されているのに対して、図5に示す電源ノイズ低減回路106には、モード信号S1およびモード切替予告信号S2が入力されている。なお、送信装置100は、電源ノイズ低減回路106にモード切替予告信号S2のみが入力される構成をとることも可能である。
[0070]
 ここで、本実施形態に係るモード切替予告信号S2とは、第1動作モード(高速モード)と第2動作モード(低電力モード)とが切り替えられることを予告する信号である。モード切替予告信号S2としては、電源ノイズ低減回路106がどのモードに切り替わるかを特定することが可能な、任意の形式の信号が、挙げられる。
[0071]
 モード切替予告信号S2は、例えば、モード信号S1と同様に、送信装置100が備えるプロセッサ(図示せず)または外部装置により生成される。モード信号S1およびモード切替予告信号S2を生成する、送信装置100が備えるプロセッサ(図示せず)などは、変更するモードに対応する信号レベルのモード信号S1を出力する前に、変更後のモードに対応するモード切替予告信号S2を、出力する。
[0072]
[1-2-3-1]エンコーダ102、および送信回路104
 エンコーダ102は、図3に示すエンコーダ12と同様の機能、構成を有し、撮像デバイスにおける撮像により生成された画像データや、記録媒体から読み出されたデータなど、任意のデータをエンコードする。なお、エンコーダ102にアナログ信号が入力される場合、エンコーダ102は、当該アナログ信号をアナログ-デジタル変換して、エンコードを行ってもよい。また、送信装置100はエンコーダ102を備えず、送信装置100には、送信装置100の外部のエンコーダによりエンコードされたデータが入力されてもよい。
[0073]
 送信回路104は、例えば図3に示す送信回路14と同様に、クロック信号生成回路108から伝達されるクロック信号(第1クロック信号、または第2クロック信号)に基づき動作し、クロック信号が埋め込まれたデータを送信する。送信回路104は、例えば、図3に示すクロック信号生成回路16、パラレル-シリアル変換回路18、およびドライバ20それぞれと同様の機能、構成を有する、クロック信号生成回路108とパラレル-シリアル変換回路110とドライバ112とを備える。
[0074]
 エンコーダ102、および送信回路104を備えることによって、送信装置100は、図3に示す送信装置10と同様に、クロック信号が埋め込まれたデータを送信することができる。
[0075]
 なお、送信回路104の構成は、図5、図6に示す構成に限られない。例えば、送信回路104は、モード信号S1に基づいて、第1動作モード(高速モード)と第2の動作モード(低電力モード)とを切り替えると共に、クロック信号が埋め込まれたデータを送信することが可能な、任意の構成をとることが可能である。
[0076]
[1-2-3-2]電源ノイズ低減回路106
 電源ノイズ低減回路106は、高速モードと低電力モードとを切り替えるときにおける送信回路104に電力を供給する電源のノイズを低減する。
[0077]
 電源ノイズ低減回路106は、高速モードと低電力モードとを切り替える時点(以下、「モード切り替え時点」と示す。)の電源のノイズを低減し、または、モード切り替え時点よりも後の電源のノイズを低減する。電源ノイズ低減回路106は、例えば、モード切り替え時点よりも前に、電源から放出するあるいは電源に流し込む追加電流を、漸増させることあるいは漸減させることによって、モード切り替え時点の電源のノイズを低減する。また、電源ノイズ低減回路106は、例えば、モード切り替え時点よりも後に、追加電流を漸増させることあるいは漸減させることによって、モード切り替え時点よりも後の電源のノイズを低減する。電源ノイズ低減回路106において電源から追加電流を放出する期間、および電源に追加電流を流しこむ期間それぞれは、例えば、CDRが追従する周波数程度に対応する期間に設定される。
[0078]
 モード切り替え時点よりも後の電源のノイズの低減は、電源ノイズ低減回路106がモード信号S1に基づき動作することによって、実現される。つまり、電源ノイズ低減回路106は、モード信号S1に基づいて、モード切り替え時点よりも後における電源のノイズを低減する。
[0079]
 また、モード切り替え時点の電源のノイズの低減は、電源ノイズ低減回路106がモード信号S1およびモード切替予告信号S2に基づき動作することによって、実現される。電源ノイズ低減回路106は、モード切替予告信号S2に基づいて、モード切り替え時点よりも前に、電源のノイズの低減のための動作を開始する。また、電源ノイズ低減回路106は、モード信号S1に基づいて、電源のノイズの低減のための動作を終了する。つまり、電源ノイズ低減回路106は、モード信号S1およびモード切替予告信号S2に基づいて、モード切り替え時点の電源のノイズを低減する。
[0080]
 なお、例えばモード切替予告信号S2が取得されてからモードが切り替わるまでの時間間隔が設定されている場合、電源ノイズ低減回路106は、設定されている当該時間間隔に基づいて、電源のノイズの低減のための動作を終了することが可能である。つまり、電源ノイズ低減回路106は、モード切替予告信号S2のみに基づいて、モード切り替え時点の電源のノイズを低減する構成であってもよい。
[0081]
 さらに述べれば、電源ノイズ低減回路106がモード信号S1およびモード切替予告信号S2に基づき動作することによって、送信装置100では、モード切り替え時点の電源のノイズの低減と、モード切り替え時点よりも後の電源のノイズの低減との双方によって、電源のノイズを低減することが可能である。
[0082]
 ここで、高速モードから低電力モードへの動作モード切り替えと、低電力モードから高速モードへの動作モード切り替えとでは、電源のノイズの低減方法が異なる。
[0083]
 また、モード切り替え時点よりも後の電源のノイズの低減方法と、モード切り替え時点の電源のノイズの低減方法とは、異なる。
[0084]
 以下、動作モードが切り替わるときにおける送信装置100の動作の例、および電源ノイズ低減回路106の構成の一例について、説明する。
[0085]
 まず、動作モードが切り替わるときにおける送信装置100の動作の例を示す。
[0086]
(A)動作モードが切り替わるときにおける送信装置100の動作の第1の例
 図7は、動作モードが切り替わるときにおける送信装置100の動作の第1の例を示す説明図であり、図5に示す送信装置100において、モード切り替え時点よりも後に電源のノイズの低減が図られる場合における動作の一例を示している。図7では、モード信号S1、各動作モードにおける送信回路電流(例えば送信回路104における消費電流)、電源ノイズ低減回路106が供給する追加電流、各動作モードにおいて電源から供給される電源電圧、およびジッタトレンドの一例が、示されている。なお、図7に示す各種数値は一例である。
[0087]
 図7のAに示すように、高速モードから低電力モードへとモード切り替わったときには送信回路電流が減るので、電源ノイズ低減回路106は、漸減する追加電流を電源から放出する。また、図7のBに示すように、低電力モードから高速モードへとモード切り替わったときには送信回路電流が増えるので、電源ノイズ低減回路106は、漸減する追加電流を電源に流し込む。
[0088]
 例えば上記のように電源ノイズ低減回路106が動作することによって、図7のA、図7のBに示すように、動作モードが切り替わるときの電源電圧の変動は緩やかになり、ジッタ変動も緩やかになる。また、図7のAおよび図7のBより、高速モードから低電力モードへの動作モード切り替えと、低電力モードから高速モードへの動作モード切り替えとでは、電源のノイズの低減方法が異なることが分かる。
[0089]
(B)動作モードが切り替わるときにおける送信装置100の動作の第2の例
 図8は、動作モードが切り替わるときにおける送信装置100の動作の第2の例を示す説明図であり、図6に示す送信装置100において、モード切り替え時点の電源のノイズの低減が図られる場合における動作の一例を示している。図8では、図7と同様に、モード信号S1、各動作モードにおける送信回路電流、電源ノイズ低減回路106が供給する追加電流、各動作モードにおいて電源から供給される電源電圧、およびジッタトレンドの一例が、示されている。なお、図8に示す各種数値は一例である。
[0090]
 上述したように、電源ノイズ低減回路106は、モード切替予告信号S2に基づいてモード切り替え時点よりも前に電源のノイズの低減のための動作を開始し、モード切り替え時点の電源のノイズの低減を図る。また、電源ノイズ低減回路106は、例えば、モード信号S1に基づいて、または、設定されている時間間隔に基づいて、電源のノイズの低減のための動作を終了する。
[0091]
 図7を参照して説明したように、高速モードから低電力モードへとモード切り替わったときには送信回路電流が減る。よって、図8のAに示すように、電源ノイズ低減回路106は、漸増する追加電流を電源に流し込み、モード切り替え時点に追加電流を遮断する。
[0092]
 また、図7を参照して説明したように、低電力モードから高速モードへとモード切り替わったときには送信回路電流が増える。よって、図8のBに示すように、電源ノイズ低減回路106は、漸増する追加電流を電源から放出し、モード切り替え時点に追加電流を遮断する。
[0093]
 例えば上記のように電源ノイズ低減回路106が動作することによって、図8のA、図8のBに示すように、動作モードが切り替わるときの電源電圧の変動は緩やかになり、ジッタ変動も緩やかになる。また、図8のAおよび図8のBより、高速モードから低電力モードへの動作モード切り替えと、低電力モードから高速モードへの動作モード切り替えとでは、電源のノイズの低減方法が異なることが分かる。
[0094]
(C)動作モードが切り替わるときにおける送信装置100の動作の他の例
 動作モードが切り替わるときにおける送信装置100の動作の例は、上記(A)に示す第1の例および上記(B)に示す第2の例に限られない。
[0095]
 例えば、送信装置100は、図7のAおよび図8のBを組み合わせた動作、または、図8のAおよび図7のBを組み合わせた動作によって、電源のノイズを低減することが可能である。上記のような上記(A)に示す第1の例および上記(B)に示す第2の例の組み合わせ動作は、例えば、電源ノイズ低減回路106がモード信号S1およびモード切替予告信号S2に基づき動作することによって、実現される。
[0096]
 上記のような上記(A)に示す第1の例および上記(B)に示す第2の例の組み合わせ動作が行われる場合でも、上記(A)に示す第1の例および上記(B)に示す第2の例と同様に、動作モードが切り替わるときの電源電圧の変動は緩やかになり、ジッタ変動も緩やかになる。
[0097]
 次に、電源ノイズ低減回路106の構成の一例を示す。
[0098]
 図9は、本実施形態に係る送信装置100が備える電源ノイズ低減回路106の構成の第1の例を示す説明図であり、図7のAおよび図7のBに示す動作を実現することが可能な電源ノイズ低減回路106の構成の一例を示している。
[0099]
 また、図10は、図9に示す電源ノイズ低減回路106の動作を説明するための説明図である。図10に示すAは、モード信号S1の一例を示しており、図10に示すBは、図9に示す電流I(追加電流に該当する。以下、同様とする。)の一例を示している。
[0100]
 図9に示すように、電源ノイズ低減回路106は、複数の容量素子C1、C2を含む。容量素子C1、C2としては、キャパシタが挙げられる。また、容量素子C1、C2は、寄生容量であってもよい。なお、図9では、複数の容量素子として、容量素子C1、C2という2つの容量素子を示しているが、電源ノイズ低減回路106は、3つ以上の容量素子を含んでいてもよい。
[0101]
 また、図9に示す電源ノイズ低減回路106は、複数のスイッチングトランジスタを含み、スイッチングトランジスタそれぞれは、モード信号S1に基づいてがオン状態(導通状態)またはオフ状態(非導通状態)となる。電源ノイズ低減回路106を構成するスイッチングトランジスタとしては、例えば、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)やTFT(Thin Film Transistor)などのFET(Field-Effect Transistor)や、バイポーラトランジスタなどが挙げられる。また、電源ノイズ低減回路106を構成するスイッチングトランジスタの極性は、図9など本明細書において示す例に限られず、各トランジスタの制御端子に印加される信号に応じて、変わりうる。
[0102]
 図9に示す電源ノイズ低減回路106では、モード信号S1に基づいて、複数の容量素子C1、C2が直列に接続されることと、複数の容量素子C1、C2が並列に接続されることとが、切り替えられる。より具体的には、電源ノイズ低減回路106は、複数の容量素子C1、C2を直列に接続することによって、漸減する追加電流を電源に流し込む。また、電源ノイズ低減回路106は、複数の容量素子C1、C2を並列に接続することによって、漸減する追加電流を電源から放出する。図9に示す電源ノイズ低減回路106は、容量の電荷を充放電することによって、電源のノイズを低減する。
[0103]
 例えば図9に示す構成を有する電源ノイズ低減回路106を備えることによって、送信装置100では、図7のAおよび図7のBに示す動作が実現される。
[0104]
 なお、図7のAおよび図7のBに示す動作を実現するための電源ノイズ低減回路106の構成は、図9に示す例に限られない。例えば、電源ノイズ低減回路106は、後述する第2の例に示すような、微分回路と積分回路との切り替えによって、図7のAおよび図7のBに示す動作を実現することも可能である。
[0105]
 図11は、本実施形態に係る送信装置100が備える電源ノイズ低減回路106の構成の第2の例を示す説明図であり、図7のAおよび図8のBに示す動作を実現することが可能な電源ノイズ低減回路106の構成の一例を示している。
[0106]
 また、図12は、図11に示す電源ノイズ低減回路106の動作を説明するための説明図である。
[0107]
 図11に示すように、電源ノイズ低減回路106は、容量素子Cと、抵抗素子Wとを含む。また、図11に示す電源ノイズ低減回路106は、複数のスイッチングトランジスタを含む。容量素子Cとしては、キャパシタが挙げられる。また、容量素子Cは、寄生容量であってもよい。抵抗素子としては、例えば、抵抗器が挙げられる。
[0108]
 図11に示す電源ノイズ低減回路106では、モード信号S1およびモード切替予告信号S2に基づいて、図11のAに示す容量素子Cと抵抗素子Rとで微分回路を構成することと、図11のAに示す容量素子Cと抵抗素子Rとで積分回路を構成することとが、切り替えられる。より具体的には、電源ノイズ低減回路106は、容量素子Cと抵抗素子Rとで微分回路を構成することによって、漸減する追加電流を電源から放出する。また、電源ノイズ低減回路106は、容量素子Cと抵抗素子Rとで積分回路を構成することによって、電源ノイズ低減回路106は、漸増する追加電流を電源から放出する。図11に示す電源ノイズ低減回路106は、例えば、電源と基準電位点(例えばグランド)との間に設けられるスイッチングトランジスタのオン/オフによって、追加電流を電源から放出する。
[0109]
 例えば図11に示す構成を有する電源ノイズ低減回路106を備えることによって、送信装置100では、図7のAおよび図8のBに示す動作が実現される。
[0110]
 なお、図7のAおよび図8のBに示す動作を実現するための電源ノイズ低減回路106の構成は、図11に示す例に限られない。例えば、電源ノイズ低減回路106は、上述した第1の例に示すような、複数の容量素子を直列に接続することと、複数の容量素子を並列に接続することとの切り替えによって、図7のAおよび図8のBに示す動作を実現することも可能である。
[0111]
 なお、電源ノイズ低減回路106の構成は、図9、図11に示す例に限られない。
[0112]
 例えば、電源ノイズ低減回路106は、送信回路104に電力を供給する電源とは異なる他の電源を利用して、動作モードを切り替えるときにおける電源のノイズを低減することも可能である。
[0113]
 図13は、本実施形態に係る送信装置が備える電源ノイズ低減回路106の構成の他の例を示す説明図であり、図7のAおよび図7のBに示す動作を実現することが可能な電源ノイズ低減回路106の構成の他の例を示している。
[0114]
 また、図14は、図13に示す電源ノイズ低減回路106の動作を説明するための説明図である。図13に示すAは、モード信号S1の一例を示しており、図14に示すBは、電源電流の一例を示している。
[0115]
 図13に示す電源ノイズ低減回路106は、スイッチング素子と容量素子とを含み、モード信号S1に基づいて、他の電源から容量で電流を引き込み、または、電流を放出する。
[0116]
 よって、例えば図13に示す構成を有する電源ノイズ低減回路106を備える場合でも、送信装置100では、図7のAおよび図7のBに示す動作を実現することが可能である。
[0117]
 送信装置100は、例えば図5または図6に示すように、電源ノイズ低減回路106を備える構成を有する。
[0118]
 ここで、電源ノイズ低減回路106は、例えば図7、図8を参照して説明したように、動作モードが切り替わるときの電源変動を緩やかにして、ジッタ変動を緩やかにするので、送信装置100が送信する信号を受信する受信装置200は、CDRの同期を維持することが可能である。また、送信装置100は、基本的に図3に示す送信装置10と同様の構成(変形例も含む。)を有するので、低消費電力化を図りつつ、クロック信号が埋め込まれたデータを送信することができる。
[0119]
 したがって、送信装置100は、受信装置200におけるCDRの同期を維持させつつ、送信装置100の低消費電力化を図ることができる。
[0120]
[2]本実施形態に係る通信システムにおいて奏される効果
 本実施形態に係る通信システムでは、例えば下記に示す効果が奏される。なお、本実施形態に係る通信システムにより奏される効果が、下記に示す例に限られないことは、言うまでもない。
  ・受信同期にCDRを使用するエンベディッドクロック方式の通信インターフェイスにおいて、高速モードから低電力モードへと切り替えるときのジッタを低減することができる。
  ・上記ジッタが低減されることによって、低電力モードの間も受信装置200が備える受信回路側のクロック同期を維持することができるので、低電力モードから高速モードへ再度切り替わったときに、即座に高速データ伝送を再開することができる。
  ・上記のように即座に高速データ伝送を再開することが可能となることによって、高速モードから低電力モードへの頻繁な切り替えが可能となり、通信システム全体としての消費電力を低減することができる。
  ・通信システム全体としての消費電力が低減されることによって、通信システムにおける通信全体のデータ転送効率(換言すると、電力効率)を向上させることができる。
[0121]
[3]本実施形態に係る通信システムの適用例
 以上、本実施形態に係る通信システムの構成要素として、送信装置を挙げて説明したが、本実施形態は、かかる形態に限られない。本実施形態は、例えば、“自動車や、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、人工衛星、探査機などの、任意の移動体において利用される画像センサ”や、“工場や物流システムなどで利用される産業用画像センサ”、“ITS(Intelligent Transport Systems)において利用される画像センサ”、“防犯用画像センサ”など、様々な画像センサに適用することができる。また、本実施形態は、例えば、“画像センサを備える上記移動体など、画像センサを備える任意の装置”、“デジタルスチルカメラやデジタルビデオカメラなどの撮像装置”、“PC(Personal Computer)やサーバなどのコンピュータ”、“タブレット型の装置”、“ゲーム機”など、送信機能を有する任意の機器(またはシステム)に適用することができる。
[0122]
 また、本実施形態に係る通信システムの構成要素として、受信装置を挙げて説明したが、本実施形態は、かかる形態に限られない。本実施形態は、例えば、“DSP(Digital Signal Processor)などのプロセッサ”、“表示装置”、“ADAS(Advanced Driving Assistant System)などの移動体の移動支援システム”など、本実施形態に係る送信装置から送信された信号を受信する機能を有する、任意の機器(またはシステム)に適用することができる。本実施形態は、本実施形態に係る送信装置が適用される任意の機器(またはシステム)に適用することができる。
[0123]
 また、上述したように、本実施形態に係る通信システムは、例えば、PCI Express、USB3.x、Display Port、MIPI M-PHY、VbyOne、SLVS-ECなどの、有線または無線で通信を行うことが可能な任意の、受信同期にCDRを使用するエンベディッドクロック方式のシリアル通信が行われるシステムに、適用される。
[0124]
 以下、本実施形態に係る通信システムを構成する送信装置が画像センサであり、本実施形態に係る通信システムを構成する受信装置がDSPである場合を例に挙げて、SLVS-ECが用いられる本実施形態に係る通信システムについて、説明する。
[0125]
[3-1]SLVS-ECが用いられる通信システムの構成
 図15は、SLVS-ECが用いられる本実施形態に係る通信システム2000の構成の一例を示す説明図である。
[0126]
 通信システム2000は、本実施形態に係る送信装置として機能する画像センサ300と、本実施形態に係る受信装置として機能するDSP400とを有する。画像センサ300とDSP400とは、例えば異なるLSI(Large Scale Integrated Circuit)で構成され、撮像装置などの機器に設けられる。画像センサ300およびDSP400は、上記機器が備えているバッテリなどの内部電源(図示せず)から供給される電力、または、上記機器に接続されている外部電源から供給される電力などによって、駆動する。
[0127]
 画像センサ300は、撮像部302と、送信部304とを備える。
[0128]
 撮像部302は、例えば、レンズ/撮像素子と信号処理回路とを含んで構成される。レンズ/撮像素子は、例えば、光学系のレンズと、CMOS(Complementary Metal Oxide Semiconductor)やCCD(Charge Coupled Device)などの撮像素子を複数用いたイメージセンサとで構成される。信号処理回路は、例えば、AGC(Automatic Gain Control)回路やADC(Analog to Digital Converter)を備え、撮像素子により生成されたアナログ信号をデジタル信号(画像データ)に変換する。そして、信号処理回路は、1フレームの画像を構成する画素データを、1画素のデータずつ順に送信部304に伝達する。
[0129]
 送信部304は、撮像部302から伝達された各画素のデータを、例えば撮像部302から伝達された順に複数の伝送路に割り当て、複数の伝送路を介して並列にDSP400に送信する。図15では、画像センサ300とDSP400とが8本の伝送路を用いて画像データの伝送が行われる例を示している。以下では、図15に示す伝送路を「Lane」と示す場合がある。上述したように、本実施形態に係る伝送理Tは、有線の伝送路であってもよいし、無線の伝送路であってもよい。
[0130]
 送信部304は、例えば図5または図6に示す送信装置100の構成を含む。また、送信部304は、例えば後述するフォーマットのパケットの生成など、SLVS-EC(受信同期にCDRを使用するエンベディッドクロック方式のシリアル通信一例)に対応する構成を含む。
[0131]
 DSP400は、受信部402と、処理部404とを備える。
[0132]
 受信部402は、8本の伝送路を介して画像センサ300から送信された画素データを受信し、各画素のデータを順に処理部404に伝達する。
[0133]
 受信部402は、例えば図2に示す受信装置200の構成を含む。
[0134]
 処理部404は、受信部402から伝達された画素データに基づいて1フレームの画像を生成し、生成した画像に対して様々な処理を行う。処理部404が行う処理としては、例えば、画像データの圧縮、画像の表示制御、記録媒体への画像データの記録などが、挙げられる。
[0135]
 通信システム2000では、例えば図15に示す構成の画像センサ300とDSP400との間で、画像データの伝送が行われる。
[0136]
[3-2]フォーマット
 図16は、図15に示す画像センサ300とDSP400との間における1フレームの画像データの伝送に用いられるフォーマットの一例を示す説明図である。
[0137]
 図16のAは、データの伝送に用いられるパケットの構造を示しており、図16のBは、パケットに含まれる各データの一例を示している。
[0138]
 図16のAに示すように、パケットは、例えば、ヘッダと、画素のデータが格納されるペイロードと、フッタとを含む。1ライン分の画素データが格納されたペイロードに、ヘッダとフッタが付加されることによって1パケットが構成される。また、パケットには、制御コードであるStart Codeと、End Codeとが付加される。
[0139]
 図17は、ヘッダの構造の一例を示す説明図である。
[0140]
 ヘッダには、Frame Start、Frame End、Line Valid、Line Number、Header ECC(Error Correction Code)などの、ペイロードに格納されている画素データの付加的なデータが含まれる。
[0141]
 図18は、図17に示すヘッダに含まれる各種データを説明するための説明図である。
[0142]
 Frame Startは、フレームの先頭を示す1[bit]のデータである。例えば、後述する図16に示す画像データ領域A11の1ライン目の画素データの伝送に用いられるパケットのヘッダのFrame Startには、1の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Startには、0の値が設定される。
[0143]
 Frame Endは、フレームの終端を示す1[bit]のデータである。後述する図16に示す有効画素領域A1の終端ラインの画素データをペイロードに含むパケットのヘッダのFrame Endには、1の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのFrame Endには、0の値が設定される。
[0144]
 Line Validは、ペイロードに格納されている画素データのラインが有効画素のラインであるか否かを示す1[bit]のデータである。後述する図16に示す有効画素領域A1内のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには、1の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには、0の値が設定される。
[0145]
 Line Numberは、ペイロードに格納されている画素データにより構成されるラインのライン番号を表すデータである。Line Numberは、例えば、上記ライン番号を13[bit]で表す。
[0146]
 Reservedは拡張用の領域である。Reservedとしては、例えば32[bit]の領域が挙げられる。
[0147]
 図17に示すヘッダを構成するヘッダ情報のデータ量としては、例えば6[byte]が挙げられる。なお、図17に示すヘッダを構成するヘッダ情報のデータ量が6[byte]に限られないことは、言うまでもない。
[0148]
 Header ECCには、CRC(Cyclic Redundancy Check)符号が含まれる。例えば、ヘッダを構成するヘッダ情報のデータ量が6[byte]である場合、Header ECCには、ヘッダ情報に基づき計算された2[byte]のCRC符号が含まれる。また、Header ECCには、CRC符号に続けて、ヘッダ情報とCRC符号の組と同じデータ(例えば、8[byte]のデータ)が2つ含まれる。
[0149]
 つまり、1つのパケットのヘッダには、同じヘッダ情報とCRC符号の組が3つ含まれ
る。例えばヘッダ情報とCRC符号の組が8[byte]のデータである場合、ヘッダ全体のデータ量は、1組目のヘッダ情報とCRC符号の組、2組目のヘッダ情報とCRC符号の組、および3組目のヘッダ情報とCRC符号の組を合計した24[byte]となる。
[0150]
 図19は、ヘッダ情報とCRC符号の1つの組を構成するビット配列の一例を示す説明図であり、ヘッダ情報とCRC符号の1つの組が8[byte]のデータである場合におけるビット配列の一例を示している。
[0151]
 ヘッダを構成する8[byte]のうちの1番目の1[byte]であるバイトH7には、1[bit]目から順に、Frame Start、Frame End、
Line Validの各1[bit]と、Line Numberの13[bit]のうちの1~5[bit]目が含まれる。
[0152]
 2番目の1[byte]であるバイトH6には、Line Numberの13[bit]のうちの6~13[bit]目が含まれる。
[0153]
 3番目の1[byte]であるバイトH5から6番目の1[byte]であるバイトH2がReservedとなる。
[0154]
 7番目の1[byte]であるバイトH1と8番目の1[byte]であるバイトH0にはCRC符号の各[bit]が含まれる。
[0155]
 ヘッダは、例えば図17~図19を参照して説明した構造を有する。なお、ヘッダが、図17~図19を参照して説明した例に限られないことは、言うまでもない。
[0156]
 再度図16を参照して、1フレームの画像データの伝送に用いられるフォーマットについて説明する。
[0157]
 水平方向の画素の並びをラインとすると、パケットのペイロードには、画素のデータが格納される。1フレームの画像データ全体の伝送は、図16のBに示す画像データ領域A11の垂直方向の画素数以上の数のパケットを用いて行われる。
[0158]
 図16のBに示す有効画素領域A1は、撮像部302により撮像された1フレームの画像の有効画素の領域である。図16のBにおける有効画素領域A1の左側には、垂直方向の画素数が有効画素領域A1の垂直方向の画素数と同じである、マージン領域A2が設定される。
[0159]
 図16のBにおける有効画素領域A1の上側には、水平方向の画素数が有効画素領域A1とマージン領域A2全体の水平方向の画素数と同じである、前ダミー領域A3が設定される。図16の例においては、前ダミー領域A3にEmbedded Dataが挿入されている。Embedded Dataには、例えば、シャッタスピード、絞り値、ゲインなどの、撮像部302による撮像に関する設定値のデータが含まれる。
[0160]
 図16のBにおける有効画素領域A1の下側には、水平方向の画素数が有効画素領域A1とマージン領域A2全体の水平方向の画素数と同じである、後ダミー領域A4が設定される。上記Embedded Dataは、前ダミー領域A3ではなく、後ダミー領域A4に挿入されていてもよい。
[0161]
 画像データ領域A11は、例えば、有効画素領域A1、マージン領域A2、前ダミー領域A3、および後ダミー領域A4から構成される。
[0162]
 画像データ領域A11を構成する各ラインの前にはヘッダが付加され、ヘッダの前には
Start Codeが付加される。また、画像データ領域A11を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはEnd Codeなどの制御コードが付加される。フッタが付加されない場合、画像データ領域A11を構成する各ラインの後ろにEnd Codeなどの制御コードが付加される。
[0163]
 画像センサ300は、撮像部302により撮像された1フレームの画像を送信するごとに、例えば図16に示すフォーマットのデータを送信する。図16に示すフォーマットが採用されることによって、ヘッダなどの付加的なデータやStart Code、End Codeなどの制御コードをラインごとのブランキング期間中に伝送することが可能となる。
[0164]
 なお、図15に示す画像センサ300とDSP400との間における1フレームの画像データの伝送に用いられるフォーマットの例が、図16に示す例に限られないことは、言うまでもない。
[0165]
[3-3]通信システム2000におけるデータの伝送例
 図20は、図15に示す通信システム2000におけるデータの伝送の一例を示す説明図であり、4つの伝送路により画像データの伝送が行われる例を示している。図20に示す“XVS”は垂直同期信号を示し、図20に示す“XHS”は水平同期信号を示している。図20に示す“PIX DATA”は、画素データの伝送が行われていることを示し、図20に示す“E”は、Frame Endを示している。図20に示す“BLK”は、画素データの伝送が行われていないブランキング期間を示し、図20に示す“S”は、Frame Startを示している。
[0166]
 図20を参照して、通信システム2000におけるデータの伝送の一例を説明する。画像センサ300は、垂直同期信号が検出される時刻t1までの間に1フレームの画像を構成する各ラインの画素データを、水平同期信号に従って送信する。
[0167]
 データ送信の期間に該当する図20に示す“PIX DATA”の期間の間、画像センサ300は、高速モード(第1動作モード)で動作する。高速モードで動作する画像センサ300は、例えば、第1クロック信号(高速クロック)に基づいてクロック信号が埋め込まれたデータを送信する。
[0168]
 また、データ送信の休止期間に該当する図20に示す“BLK”の期間の間、低電力モード(第2動作モード)で動作する。低電力モードで動作する画像センサ300は、例えば、第2クロック信号(低速クロック)に基づいてクロック信号が埋め込まれたデータを送信する。
[0169]
 高速モードから低電力モードへと切り替わるとき、画像センサ300は、画像センサ300が備える電源ノイズ低減回路106によって、高速モードから低電力モードへと切り替えるときにおける電源のノイズを低減する。なお、低電力モードから高速モードへと切り替わるときにも、画像センサ300は、電源ノイズ低減回路106によって、低電力モードから高速モードへと切り替えるときにおける電源のノイズを低減する。
[0170]
 通信システム2000では、本実施形態に係る送信装置として機能する画像センサ300が、動作モードを切り替えるときの電源のノイズを低減する。
[0171]
 よって、通信システム2000では、DPS400におけるCDRの同期を維持させつつ、画像センサ300の低消費電力化が図られる。また、通信システム2000では、上述した本実施形態に係る通信システムにおいて奏される効果が、奏される。
[0172]
 なお、通信システム2000におけるデータの伝送例が、図20に示す例に限られないことは、言うまでもない。
[0173]
 以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
[0174]
 また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
[0175]
 なお、以下のような構成も本開示の技術的範囲に属する。
(1)
 データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、前記第1動作モードまたは前記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、
 前記第1動作モードと前記第2動作モードとを切り替えるときにおける、前記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、
 を備える、送信装置。
(2)
 前記電源ノイズ低減回路は、前記第1動作モードと前記第2動作モードとを切り替える時点よりも前あるいは前記時点よりも後に、前記電源から放出するあるいは前記電源に流し込む追加電流を、漸増させることあるいは漸減させることによって、前記ノイズを低減する、(1)に記載の送信装置。
(3)
 前記電源ノイズ低減回路は、前記モード信号に基づいて、前記時点よりも後に前記追加電流を漸増させるあるいは漸減させる、(2)に記載の送信装置。
(4)
 前記電源ノイズ低減回路は、前記第1動作モードと前記第2動作モードとが切り替えられることを予告するモード切替予告信号に基づいて、前記時点よりも前に前記追加電流を漸増させるあるいは漸減させる、(2)または(3)に記載の送信装置。
(5)
 前記電源ノイズ低減回路は、
 複数の容量素子を含み、
 複数の前記容量素子を直列に接続することと、複数の前記容量素子を並列に接続することとを切り替えることによって、前記ノイズを低減する、(2)~(4)のいずれか1つに記載の送信装置。
(6)
 前記電源ノイズ低減回路は、
 容量素子と、抵抗素子とを含み、
 前記容量素子と前記抵抗素子とで微分回路を構成することと、前記容量素子と前記抵抗素子とで積分回路を構成することとを切り替えることによって、前記ノイズを低減する、(2)~(4)のいずれか1つに記載の送信装置。
(7)
 前記送信回路は、
 前記モード信号に基づいて、前記第1動作モードに対応する第1クロック信号、または、前記第2動作モードに対応する、前記第1クロック信号よりも低い周波数の第2クロック信号を生成し、
 生成された前記第1クロック信号または前記第2クロック信号に基づいて動作する、(1)~(6)のいずれか1つに記載の送信装置。
(8)
 クロック信号が埋め込まれたデータを送信する送信装置と、
 受信されたデータから前記クロック信号を抽出し、抽出された前記クロック信号に同期した同期化クロック信号を生成するCDR(Clock Data Recovery)回路を備える受信装置と、
 を備え、
 前記送信装置は、
 データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、前記第1動作モードまたは前記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、
 前記第1動作モードと前記第2動作モードとを切り替えるときにおける、前記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、
 を備える、通信システム。

符号の説明

[0176]
 10、100  送信装置
 12、102  エンコーダ
 14、104  送信回路
 16、108  クロック信号生成回路
 18、110  パラレル-シリアル変換回路
 20、 112  ドライバ
 106  電源ノイズ低減回路
 200  受信装置
 202  レシーバ回路
 204  CDR回路
 206  シリアル-パラレル変換回路
 208  デコーダ
 300  画像センサ
 302  撮像部
 400  DSP
 402  受信部
 404  処理部
 1000、2000  通信システム

請求の範囲

[請求項1]
 データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、前記第1動作モードまたは前記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、
 前記第1動作モードと前記第2動作モードとを切り替えるときにおける、前記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、
 を備える、送信装置。
[請求項2]
 前記電源ノイズ低減回路は、前記第1動作モードと前記第2動作モードとを切り替える時点よりも前あるいは前記時点よりも後に、前記電源から放出するあるいは前記電源に流し込む追加電流を、漸増させることあるいは漸減させることによって、前記ノイズを低減する、請求項1に記載の送信装置。
[請求項3]
 前記電源ノイズ低減回路は、前記モード信号に基づいて、前記時点よりも後に前記追加電流を漸増させるあるいは漸減させる、請求項2に記載の送信装置。
[請求項4]
 前記電源ノイズ低減回路は、前記第1動作モードと前記第2動作モードとが切り替えられることを予告するモード切替予告信号に基づいて、前記時点よりも前に前記追加電流を漸増させるあるいは漸減させる、請求項2に記載の送信装置。
[請求項5]
 前記電源ノイズ低減回路は、
 複数の容量素子を含み、
 複数の前記容量素子を直列に接続することと、複数の前記容量素子を並列に接続することとを切り替えることによって、前記ノイズを低減する、請求項2に記載の送信装置。
[請求項6]
 前記電源ノイズ低減回路は、
 容量素子と、抵抗素子とを含み、
 前記容量素子と前記抵抗素子とで微分回路を構成することと、前記容量素子と前記抵抗素子とで積分回路を構成することとを切り替えることによって、前記ノイズを低減する、請求項2に記載の送信装置。
[請求項7]
 前記送信回路は、
 前記モード信号に基づいて、前記第1動作モードに対応する第1クロック信号、または、前記第2動作モードに対応する、前記第1クロック信号よりも低い周波数の第2クロック信号を生成し、
 生成された前記第1クロック信号または前記第2クロック信号に基づいて動作する、請求項1に記載の送信装置。
[請求項8]
 クロック信号が埋め込まれたデータを送信する送信装置と、
 受信されたデータから前記クロック信号を抽出し、抽出された前記クロック信号に同期した同期化クロック信号を生成するCDR(Clock Data Recovery)回路を備える受信装置と、
 を備え、
 前記送信装置は、
 データ送信の期間に対応する第1動作モードあるいはデータ送信の休止期間に対応する第2動作モードを示すモード信号に基づいて、前記第1動作モードまたは前記第2動作モードで動作し、クロック信号が埋め込まれたデータを送信する送信回路と、
 前記第1動作モードと前記第2動作モードとを切り替えるときにおける、前記送信回路に電力を供給する電源のノイズを低減する電源ノイズ低減回路と、
 を備える、通信システム。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]