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1. (WO2019027916) APPAREIL COMPORTANT UN RÉCEPTEUR DE DONNÉES AVEC UN ÉGALISEUR DE RÉTROACTION DE DÉCISION DE DÉCODAGE D'HORLOGE EN TEMPS RÉEL
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N° de publication : WO/2019/027916 N° de la demande internationale : PCT/US2018/044405
Date de publication : 07.02.2019 Date de dépôt international : 30.07.2018
CIB :
G11C 7/10 (2006.01) ,G11C 7/22 (2006.01) ,G11C 7/06 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10
Dispositions d'interface d'entrée/sortie (E/S, I/O) de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
22
Circuits de synchronisation ou d'horloge pour la lecture-écriture (R-W); Générateurs ou gestion de signaux de commande pour la lecture-écriture (R-W)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
06
Amplificateurs de lecture; Circuits associés
Déposants :
MICRON TECHNOLOGY, INC [US/US]; 8000 So. Federal Way Boise, Idaho 83716-9632, US
Inventeurs :
DIMITRIU, Dragos; US
Mandataire :
PERDOK, Monique M.; US
ARORA, Suneel / U.S. Reg. No. 42,267; US
BEEKMAN, Marvin / U.S. Reg. No. 38,377; US
BLACK, David W. / U.S. Reg. No. 42,331; US
SCHEER, Bradley W. / U.S. Reg. No. 47,059; US
Données relatives à la priorité :
15/664,50631.07.2017US
Titre (EN) APPARATUS HAVING A DATA RECEIVER WITH A REAL TIME CLOCK DECODING DECISION FEEDBACK EQUALIZER
(FR) APPAREIL COMPORTANT UN RÉCEPTEUR DE DONNÉES AVEC UN ÉGALISEUR DE RÉTROACTION DE DÉCISION DE DÉCODAGE D'HORLOGE EN TEMPS RÉEL
Abrégé :
(EN) Various embodiments include apparatus and methods having a data receiver with a real time clock decoding decision feedback equalizer. In various embodiments, a digital decision feedback loop can be implemented in a data receiver circuit, while all analog signals involved are static relative to the input signal data rate. The implemented data receiver circuit can include a number of data latches with different, but static, analog unbalances and a decision-based clock decoder. In an example, the analog unbalances may be different reference voltages. The decision-based clock decoder can be structured to activate only one data latch, the one with the desired analog unbalance. The outputs of the latches attached to the same clock decoder can be combined such that only the active latch drives the final output. Additional apparatus, systems, and methods are disclosed.
(FR) Selon divers modes de réalisation, l'invention concerne un appareil et des procédés comportant un récepteur de données avec un égaliseur de rétroaction de décision de décodage d'horloge en temps réel. Selon divers modes de réalisation, une boucle de rétroaction de décision numérique peut être mise en oeuvre dans un circuit récepteur de données, tandis que tous les signaux analogiques impliqués sont statiques par rapport au débit de données de signal d'entrée. Le circuit récepteur de données mis en oeuvre peut comprendre un certain nombre de verrous de données présentant des déséquilibres analogiques différents, mais statiques, et un décodeur d'horloge basé sur une décision. Dans un exemple, les déséquilibres analogiques peuvent être des tensions de référence différentes. Le décodeur d'horloge basé sur une décision peut être structuré pour activer uniquement un verrou de données, celui présentant le déséquilibre analogique souhaité. Les sorties des verrous attachés au même décodeur d'horloge peuvent être combinées de sorte que seul le verrou actif commande la sortie finale. La présente invention concerne en outre un appareil, des systèmes et des procédés supplémentaires.
 front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)