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1. (WO2019027868) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR AVEC UNE COUCHE ISOLANTE ENTERRÉE FORMÉE PAR RECUIT D'UN SUPER-RÉSEAU
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N° de publication : WO/2019/027868 N° de la demande internationale : PCT/US2018/044305
Date de publication : 07.02.2019 Date de dépôt international : 30.07.2018
Demande présentée en vertu du Chapitre 2 : 29.01.2019
CIB :
H01L 29/15 (2006.01) ,H01L 21/324 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
02
Corps semi-conducteurs
12
caractérisés par les matériaux dont ils sont constitués
15
Structures avec une variation de potentiel périodique ou quasi périodique, p.ex. puits quantiques multiples, superréseaux
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30
Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
324
Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p.ex. recuit, frittage
Déposants :
ATOMERA INCORPORATED [US/US]; 750 University Avenue, Suite 280 Los Gatos, California 95032, US
Inventeurs :
MEARS, Robert J.; US
STEPHENSON, Robert, John; GB
WEEKS, Keith, Doran; US
CODY, Nyles, Wynn; US
HYTHA, Marek; US
Mandataire :
REGAN, Christopher, F.; US
WARTHER, Richard K.; US
WOODSON, II, John F.; US
TAYLOR, Michael W.; US
ABID, Jack G.; US
CARUS, David S.; US
MCKINNEY, Matthew G.; US
Données relatives à la priorité :
15/664,02831.07.2017US
Titre (EN) METHOD OF MAKING A SEMICONDUCTOR DEVICE WITH A BURIED INSULATING LAYER FORMED BY ANNEALING A SUPERLATTICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR AVEC UNE COUCHE ISOLANTE ENTERRÉE FORMÉE PAR RECUIT D'UN SUPER-RÉSEAU
Abrégé :
(EN) A method for making a semiconductor device may include forming a superlattice on a semiconductor substrate including a respective plurality of stacked groups of layers. Each group of layers may include a plurality of stacked base semiconductor monolayers defining a base semiconductor portion, and at least one non-semiconductor monolayer constrained within a crystal lattice of adjacent base semiconductor portions. Further, at least some semiconductor atoms from opposing base semiconductor portions may be chemically bound together through the at least one non-semiconductor monolayer therebetween. The method may further include epitaxially forming a semiconductor layer on the superlattice, and annealing the superlattice to form a buried insulating layer in which the at least some semiconductor atoms are no longer chemically bound together through the at least one non-semiconductor monolayer therebetween.
(FR) Un procédé de fabrication d'un dispositif à semi-conducteur peut consister à former un super-réseau sur un substrat semi-conducteur comprenant une pluralité respective de groupes de couches empilés. Chaque groupe de couches peut comprendre une pluralité de monocouches semi-conductrices de base empilées définissant une partie semi-conductrice de base, et au moins une monocouche non semi-conductrice contrainte à l'intérieur d'un réseau cristallin de parties semi-conductrices de base adjacentes. En outre, au moins certains atomes semi-conducteurs provenant de parties semi-conductrices de base opposées peuvent être chimiquement liés ensemble au moyen de la ou des monocouches non semi-conductrices situées entre eux. Le procédé peut en outre consister à former de façon épitaxiale une couche semi-conductrice sur le super-réseau, et à recuire le super-réseau pour former une couche isolante enterrée dans laquelle au moins certains atomes semi-conducteurs ne sont plus liés chimiquement ensemble au moyen de la ou des monocouches non-conductrices situées entre eux.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)