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1. (WO2019027554) MOTEUR DE CALCUL FPGA PARTAGEABLE
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N° de publication : WO/2019/027554 N° de la demande internationale : PCT/US2018/035377
Date de publication : 07.02.2019 Date de dépôt international : 31.05.2018
CIB :
G06F 9/50 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
50
Allocation de ressources, p.ex. de l'unité centrale de traitement (UCT)
Déposants :
ADVANCED MICRO DEVICES, INC. [US/US]; 2485 Augustine Drive Santa Clara, California 95054, US
Inventeurs :
KEGEL, Andrew G.; US
ROBERTS, David A.; US
Mandataire :
RANKIN, Rory D.; US
Données relatives à la priorité :
15/974,01408.05.2018US
62/540,21702.08.2017US
Titre (EN) SHAREABLE FPGA COMPUTE ENGINE
(FR) MOTEUR DE CALCUL FPGA PARTAGEABLE
Abrégé :
(EN) Systems, apparatuses, and methods for sharing an field programmable gate array compute engine are disclosed. A system includes one or more processors and one or more FPGAs. The system receives a request, generated by a first user process, to allocate a portion of processing resources on a first FPGA. The system maps the portion of processing resources of the first FPGA into an address space of the first user process. The system prevents other user processes from accessing the portion of processing resources of the first FPGA. Later, the system detects a release of the portion of the processing resources on the first FPGA by the first user process. Then, the system receives a second request to allocate the first FPGA from a second user process. In response to the second request, the system maps the first FPGA into an address space of the second user process.
(FR) L'invention concerne des systèmes, des appareils et des procédés de partage d'un moteur de calcul de prédiffusé programmable par l'utilisateur. Un système comprend un ou plusieurs processeurs et un ou plusieurs FPGA. Le système reçoit une demande, générée par un premier processus d'utilisateur, pour attribuer une partie de ressources de traitement sur un premier FPGA. Le système mappe la partie des ressources de traitement du premier FPGA dans un espace d'adresse du premier processus d'utilisateur. Le système empêche d'autres processus d'utilisateur d'accéder à la partie de ressources de traitement du premier FPGA. Ultérieurement, le système détecte une libération de la partie des ressources de traitement sur le premier FPGA par le premier processus d'utilisateur. Ensuite, le système reçoit une seconde demande d'attribution du premier FPGA à partir d'un second processus d'utilisateur. En réponse à la seconde demande, le système mappe le premier FPGA dans un espace d'adresse du second processus d'utilisateur.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)