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1. (WO2019025864) ARCHITECTURE DE PROCESSEURS DISTRIBUÉS SUR LA BASE DE MÉMOIRES
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N° de publication : WO/2019/025864 N° de la demande internationale : PCT/IB2018/000995
Date de publication : 07.02.2019 Date de dépôt international : 30.07.2018
CIB :
Déposants :
SITY, Elad [IL/IL]; IL
HILLEL, Eliad [IL/IL]; IL
Inventeurs :
SITY, Elad; IL
HILLEL, Eliad; IL
Données relatives à la priorité :
62/538,72230.07.2017US
62/538,72430.07.2017US
62/548,99023.08.2017US
Titre (EN) A MEMORY-BASED DISTRIBUTED PROCESSOR ARCHITECTURE
(FR) ARCHITECTURE DE PROCESSEURS DISTRIBUÉS SUR LA BASE DE MÉMOIRES
Abrégé :
(EN) The present disclosure includes distributed processors and methods for compiling code for executed by the distributed processors. In one implementation, a distributed processor may include a substrate; a memory array disposed on the substrate; and a processing array disposed on the substrate. The memory array may include a plurality of discrete memory banks, and the processing array may include a plurality of processor subunits, each one of the processor subunits being associated with a corresponding, dedicated one of the plurality of discrete memory banks. The distributed processor may further include a first plurality of buses, each connecting one of the plurality of processor subunits to its corresponding, dedicated memory bank, and a second plurality of buses, each connecting one of the plurality of processor subunits to another of the plurality of processor subunits.
(FR) La présente invention concerne des processeurs distribués et des procédés pour compiler un code à exécuter par les processeurs distribués. Dans un mode de réalisation, un processeur distribué peut comprendre un substrat ; un réseau de mémoires disposé sur le substrat ; et un réseau de traitement disposé sur le substrat. Le réseau de mémoire peut comprendre une pluralité de bancs de mémoire distincts tandis que le réseau de traitement peut comprendre une pluralité de sous-unités de processeur, chacune des sous-unités de processeur étant associée à un banc dédié correspondant de la pluralité des bancs de mémoire distincts. Le processeur distribué peut comprendre en outre une première pluralité de bus, connectant chacun une sous-unité de la pluralité des sous-unités de processeur à son banc de mémoire dédié correspondant, et une seconde pluralité de bus connectant chacun une sous-unité de la pluralité des sous-unités de processeur à une autre sous-unité de la pluralité des sous-unités de processeur.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)