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1. (WO2019025748) CACHE DE TRADUCTION D’ADRESSE
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N° de publication : WO/2019/025748 N° de la demande internationale : PCT/GB2018/051314
Date de publication : 07.02.2019 Date de dépôt international : 15.05.2018
CIB :
G06F 12/1009 (2016.01) ,G06F 12/1027 (2016.01) ,G06F 12/1036 (2016.01)
[IPC code unknown for G06F 12/1009][IPC code unknown for G06F 12/1027][IPC code unknown for G06F 12/1036]
Déposants :
ARM LIMITED [GB/GB]; 110 Fulbourn Road Cherry Hinton Cambridge CB1 9NJ, GB
Inventeurs :
SWAINE, Andrew Brookfield; GB
Mandataire :
BERRYMAN, Robert; GB
Données relatives à la priorité :
1712251.631.07.2017GB
Titre (EN) ADDRESS TRANSLATION CACHE
(FR) CACHE DE TRADUCTION D’ADRESSE
Abrégé :
(EN) An apparatus has an address translation cache (12, 16) having a number of cache entries (40) for storing address translation data which depends on one or more page table entries of page tables. Control circuitry (50) is responsive to an invalidation request specifying address information to perform an invalidation lookup operation to identify at least one target cache entry to be invalidated. The target cache entry is an entry for which the corresponding address translation data depends on at least one target page table entry corresponding to the address information. The control circuitry (50) selects one of a number of invalidation lookup modes to use for the invalidation lookup operation in dependence on page size information indicating the page size of the target page table entry. The different invalidation lookup modes correspond to different ways of identifying the target cache entry based on the address information.
(FR) Un appareil comprend un cache de traduction d’adresse (12, 16) ayant un certain nombre d’entrées de cache (40) pour stocker des données de traduction d’adresse qui dépendent d’une ou de plusieurs entrées de tables de pages. Des circuits de commande (50) répondent à une demande d’invalidation spécifiant des informations d’adresse pour réaliser une opération de recherche d’invalidation afin d’identifier au moins une entrée de cache cible à invalider. L’entrée de cache cible est une entrée pour laquelle les données de traduction d’adresse correspondantes dépendent d’au moins une entrée de table de pages cible correspondant aux informations d’adresse. Les circuits de commande (50) sélectionnent un mode parmi un certain nombre de modes de recherche d’invalidation à utiliser pour l’opération de recherche d’invalidation en fonction d'informations de taille de page indiquant la taille de la page de l’entrée de table de pages cible. Les différents modes de recherche d’invalidation correspondent à différentes façons d’identifier l’entrée de cache cible sur la base des informations d’adresse.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)