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1. (WO2019024813) SUBSTRAT INCORPORÉ
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N° de publication : WO/2019/024813 N° de la demande internationale : PCT/CN2018/097605
Date de publication : 07.02.2019 Date de dépôt international : 27.07.2018
CIB :
H01L 23/498 (2006.01) ,H01L 23/31 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
48
Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
488
formées de structures soudées
498
Connexions électriques sur des substrats isolants
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
28
Capsulations, p.ex. couches de capsulation, revêtements
31
caractérisées par leur disposition
Déposants :
华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; 中国广东省深圳市 龙岗区坂田华为总部办公楼 Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129, CN
Inventeurs :
彭浩 PENG, Hao; CN
廖小景 LIAO, Xiaojing; CN
王军鹤 WANG, Junhe; CN
Mandataire :
北京同达信恒知识产权代理有限公司 TDIP & PARTNERS; 中国北京市 海淀区宝盛南路1号院20号楼8层101-01 101-01, 8/F, Building 20, No. 1 Baosheng South Road, Haidian District Beijing 100192, CN
Données relatives à la priorité :
201710643126.431.07.2017CN
Titre (EN) EMBEDDED SUBSTRATE
(FR) SUBSTRAT INCORPORÉ
(ZH) 一种嵌入式基板
Abrégé :
(EN) The present application relates to the technical field of integrated circuits, and provides an embedded substrate, for use in resolving the problem in the prior art of limitation of further improvement of package integration of an embedded substrate due to large footprints used by all chips of the embedded substrate and low product reliability of the embedded substrate. The embedded substrate comprises: a substrate, two sides of the substrate in the thickness direction being separately provided with at least one first cavity; at least two first electronic elements, each of the first electronic elements corresponding to one first cavity; packaging layers, which are respectively disposed in the first cavities, respectively cover the first electronic elements in the first cavities, and are separately provided with a plurality of first connection holes, each of the first connection holes corresponding to one pin of one first electronic element and being connected to the corresponding pin; and a conductive circuit layer, part of the conductive circuit layer being disposed in the plurality of first connection holes and connected to the pins corresponding to the first connection holes.
(FR) La présente invention se rapporte au champ technique de circuits intégrés, et concerne un substrat incorporé, utilisable pour la résolution du problème dans l’état de la technique de limitation d’autres améliorations d’intégration de conditionnement du substrat incorporé en raison de grandes empreintes utilisées par toutes les puces du substrat incorporé et de la mauvaise fiabilité de produit du substrat incorporé. Le substrat incorporé comprend : un substrat, deux côtés du substrat dans la direction de l’épaisseur comportant séparément au moins une première cavité ; au moins deux premiers éléments électroniques, chacun des premiers éléments électroniques correspondant à une première cavité ; des couches de conditionnement qui sont disposées respectivement dans les premières cavités, recouvrent respectivement les premiers éléments électroniques dans les premières cavités, et comportent séparément une pluralité de premiers trous de connexion, chacun des premiers trous de connexion correspondant à une broche d’un premier élément électronique et étant connecté à la broche correspondante ; et une couche conductrice de circuit, une partie de la couche conductrice de circuit étant disposée dans la pluralité de premiers trous de connexion et connectée aux broches correspondant aux premiers trous de connexion.
(ZH) 本申请涉及集成电路技术领域,公开一种嵌入式基板。用以解决现有技术中的嵌入式基板由于其全部芯片占用面积较大和产品可靠性较低,限制了嵌入式基板的封装集成度的进一步提高的问题。该嵌入式基板包括:基板,基板厚度方向上的两侧分别设有至少一个第一腔室,至少两个第一电子器件,每个第一电子器件与一个第一腔室对应设置;封装层,封装层填充于每个第一腔室内并包覆每个第一腔室内的第一电子器件,封装层设有多个第一连接孔,每个第一连接孔与一个第一电子器件的一个引脚对应设置、并与对应的引脚导通;导电线路层,导电线路层的一部分填充于多个第一连接孔内并与每个第一连接孔对应的引脚连接。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)