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1. (WO2019009942) ÉTALONNAGE DE SIGNAL D'ÉCHANTILLONNAGE DE DONNÉES À MÉMOIRE VIVE DYNAMIQUE SYNCHRONE À DOUBLE DÉBIT DE DONNÉES ("DDR SDRAM")
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N° de publication : WO/2019/009942 N° de la demande internationale : PCT/US2018/029159
Date de publication : 10.01.2019 Date de dépôt international : 24.04.2018
CIB :
G11C 29/02 (2006.01) ,G11C 7/10 (2006.01) ,G11C 29/12 (2006.01) ,G11C 29/42 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
02
Détection ou localisation de circuits auxiliaires défectueux, p.ex. compteurs de rafraîchissement défectueux
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10
Dispositions d'interface d'entrée/sortie (E/S, I/O) de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04
Détection ou localisation d'éléments d'emmagasinage défectueux
08
Test fonctionnel, p.ex. test lors d'un rafraîchissement, auto-test à la mise sous tension (POST) ou test réparti
12
Dispositions intégrées pour les tests, p.ex. auto-test intégré (BIST)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04
Détection ou localisation d'éléments d'emmagasinage défectueux
08
Test fonctionnel, p.ex. test lors d'un rafraîchissement, auto-test à la mise sous tension (POST) ou test réparti
12
Dispositions intégrées pour les tests, p.ex. auto-test intégré (BIST)
38
Dispositifs de vérification de réponse
42
utilisant des codes correcteurs d'erreurs (ECC) ou un contrôle de parité
Déposants :
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
GAMINI, Lakshmi Neeharika; US
MUKHERJEE, Sanku; US
Mandataire :
WIGMORE, Steven P.; US
SMITH, Gregory; US
BLAHA, Robert; US
HARMAN, John; US
HOOTS, Matthew; US
CRALL, Adam; US
DULANEY, Robert; US
MAXWELL, Lawrence; US
TEMPEL, Michael; US
Données relatives à la priorité :
15/640,85503.07.2017US
Titre (EN) DOUBLE DATA RATE SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY ("DDR SDRAM") DATA STROBE SIGNAL CALIBRATION
(FR) ÉTALONNAGE DE SIGNAL D'ÉCHANTILLONNAGE DE DONNÉES À MÉMOIRE VIVE DYNAMIQUE SYNCHRONE À DOUBLE DÉBIT DE DONNÉES ("DDR SDRAM")
Abrégé :
(EN) In calibrating the phase skew between an SDRAM data strobe ("DQS") signal and data ("DQ") signal in a device, the data signal driver circuit impedance is adjusted to impair impedance matching on the DQ signal channel while system-level memory tests are performed. The phase skew is stepped through a range during the memory tests, and an error count is determined for each test. The memory tests may emulate mission-mode operation of the device. Following the memory tests, an optimal phase skew corresponding to a lowest error count is determined. The DQS signal may be delayed with respect to the DQ signals by a value corresponding to the optimal phase skew in subsequent mission-mode operation of the device.
(FR) Lors de l'étalonnage du décalage de phase entre un signal d'échantillonnage de données SDRAM ("DQS") et un signal de données (" DQ ") dans un dispositif, l'impédance du circuit de commande de signal de données est ajustée pour altérer une adaptation d'impédance sur le canal de signal DQ tandis que des tests de mémoire de niveau système sont effectués. Le décalage de phase est gradué dans une plage pendant les tests de mémoire, et un comptage d'erreurs est déterminé pour chaque essai. Les tests de mémoire peuvent émuler le fonctionnement en mode mission du dispositif. Après les tests de mémoire, un décalage de phase optimal correspondant au nombre d'erreurs le plus bas est déterminé. Le signal DQS peut être retardé par rapport aux signaux DQ par une valeur correspondant au décalage de phase optimale lors du fonctionnement en mode mission ultérieur du dispositif.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)