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1. (WO2019009873) FORMATION DE MOTIFS DE DAMASQUINAGE POUR LA FABRICATION DE TRANSISTORS À COUCHES MINCES
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N° de publication : WO/2019/009873 N° de la demande internationale : PCT/US2017/040552
Date de publication : 10.01.2019 Date de dépôt international : 01.07.2017
CIB :
H01L 29/786 (2006.01) ,H01L 21/768 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
71
Fabrication de parties spécifiques de dispositifs définis en H01L21/7089
768
Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
Déposants :
LIN, Kevin [US/US]; US
LE, Van [US/US]; US
KAVALIEROS, Jack [US/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 94054, US
Inventeurs :
LIN, Kevin; US
LE, Van; US
KAVALIEROS, Jack; US
Mandataire :
BRASK, Justin, K.; US
Données relatives à la priorité :
Titre (EN) DAMASCENE PATTERNING FOR THIN-FILM TRANSISTOR FABRICATION
(FR) FORMATION DE MOTIFS DE DAMASQUINAGE POUR LA FABRICATION DE TRANSISTORS À COUCHES MINCES
Abrégé :
(EN) Embodiments of the invention include thin-film transistors and methods of making such devices with damascene processes. In an embodiment the thin-film transistor (TFT) device includes an interlayer dielectric (ILD) layer, where a trench is formed into the ILD layer. In an embodiment a TFT semiconductor layer formed in the trench, wherein extensions of the TFT semiconductor layer extend up sidewalls of the trench. In an embodiment, a capping layer formed over a top surface of the TFT semiconductor layer. Additional embodiments may include a source electrode and a drain electrode, where the source electrode and the drain electrode contact a surface of the TFT semiconductor layer, and a gate electrode separated from a surface of the TFT semiconductor layer by a gate dielectric layer.
(FR) Des modes de réalisation de la présente invention comprennent des transistors à couches minces et des procédés de formation de tels dispositifs avec des procédés de damasquinage. Dans un mode de réalisation, le dispositif de transistor à couches minces (TFT) comprend une couche diélectrique intercouche (ILD), une tranchée étant formée dans la couche ILD. Dans un mode de réalisation, une couche semi-conductrice TFT est formée dans la tranchée, des extensions de la couche semi-conductrice TFT s'étendant jusqu'à des parois latérales de la tranchée. Dans un mode de réalisation, une couche de transition est formée sur une surface supérieure de la couche semi-conductrice TFT. Des modes de réalisation supplémentaires peuvent comprendre une électrode de source et une électrode de drain, l'électrode de source et l'électrode de drain étant en contact avec une surface de la couche semi-conductrice TFT, et une électrode de grille séparée d'une surface de la couche semi-conductrice TFT par une couche diélectrique de grille.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)