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1. (WO2019009091) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Document

明 細 書

発明の名称 半導体装置およびその製造方法 0001  

技術分野

0002  

背景技術

0003  

先行技術文献

特許文献

0004  

発明の概要

0005   0006   0007   0008   0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

図面

1   2   3   4A   4B   4C   4D   4E   4F   4G   5   6   7A   7B   7C   7D   7E   7F   7G   7H   8   9   10A   10B   11  

明 細 書

発明の名称 : 半導体装置およびその製造方法

関連出願への相互参照

[0001]
 本出願は、2017年7月7日に出願された日本特許出願番号2017-133917号と、2018年4月9日に出願された日本特許出願番号2018-74816号とに基づくもので、ここにその記載内容が参照により組み入れられる。

技術分野

[0002]
 本開示は、半導体装置およびその製造方法に関し、特に炭化珪素(以下、SiCという)などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。

背景技術

[0003]
 従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有するSiC半導体装置がある。トレンチゲート構造のSiC半導体装置では、SiCの破壊電界強度が高く、トレンチ底部に高電界が加わることで絶縁破壊が生じる可能性がある。このため、例えば、特許文献1に示されるように、対向するトレンチゲート間のベース層の下部に1層構造の電界緩和層を形成して電界を緩和することで、絶縁破壊を防止することが行われている。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2016-66780号公報

発明の概要

[0005]
 しかしながら、トレンチゲート間に電界緩和層を備えた構造とする場合、トレンチゲート間の間隔をトレンチゲート間に電界緩和層を配置することを加味して設定する必要があり、トレンチゲート間の間隔を狭めることが難しい。このため、トレンチゲートの高密度化が行えず、チャネル抵抗の低減が十分に行えない。
[0006]
 本開示は、トレンチゲートの高密度化を図ることでチャネル抵抗の低減を図ることができる半導体装置およびその製造方法を提供することを目的とする。
[0007]
 上記目的を達成するため、請求項1に記載の半導体装置は、半導体で構成された第1または第2導電型の基板と、基板の上に形成され、基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層と、ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層、および、一方向を長手方向として電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部を有する飽和電流抑制層と、飽和電流抑制層の上に形成され、ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層と、電流分散層の上に形成された第2導電型の半導体からなるベース領域と、ベース領域の上に形成され、ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域と、ベース領域と電界ブロック層とを連結し、一方向と交差する方向に延設された第2導電型の連結層と、を備えている。
[0008]
 さらに、当該半導体装置は、ソース領域の表面からベース領域よりも深く形成されたゲートトレンチ内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とを備えて構成され、一方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極と、基板の裏面側に形成されたドレイン電極と、を含む半導体素子を備えている。
[0009]
 このように、トレンチゲート構造の長手方向とJFET部のうちのストライプ状とされている部分および電界ブロック層の長手方向を同方向とし、これらに対して連結層の長手方向が交差するようにしている。このような構成とすることで、トレンチゲート構造の間隔を連結層に無関係に設定することができ、連結層を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。したがって、トレンチゲートの高密度化、つまりチャネルの高密度化を図ることが可能となって、チャネル抵抗の低減を図ることができる。
 なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

図面の簡単な説明

[0010]
[図1] 第1実施形態にかかるSiC半導体装置の上面レイアウト図である。
[図2] 図1のII-II断面図である。
[図3] 図1の領域IIIの斜視断面図である。
[図4A] 図1~図3に示すSiC半導体装置の製造工程を示した斜視断面図である。
[図4B] 図4Aに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図4C] 図4Bに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図4D] 図4Cに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図4E] 図4Dに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図4F] 図4Eに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図4G] 図4Fに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図5] 第2実施形態にかかるSiC半導体装置の一部を示した断面図である。
[図6] 第2実施形態にかかるSiC半導体装置の一部を示した斜視断面図である。
[図7A] 図1~図3に示すSiC半導体装置の製造工程を示した斜視断面図である。
[図7B] 図7Aに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7C] 図7Bに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7D] 図7Cに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7E] 図7Dに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7F] 図7Eに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7G] 図7Fに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図7H] 図7Gに続くSiC半導体装置の製造工程を示した斜視断面図である。
[図8] 第3実施形態にかかるSiC半導体装置の一部を示した斜視断面図である。
[図9] 第4実施形態にかかるSiC半導体装置の一部を示した斜視断面図である。
[図10A] ゲート-ドレイン間容量のシミュレーションに用いたケースIのMOSFETの構造を示した断面図である。
[図10B] ゲート-ドレイン間容量のシミュレーションに用いたケースIIのMOSFETの構造を示した断面図である。
[図11] ゲート-ドレイン間容量のシミュレーション結果を示した図である。

発明を実施するための形態

[0011]
 以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
[0012]
 (第1実施形態)
 第1実施形態について説明する。ここでは半導体素子としてトレンチゲート構造の反転型の縦型MOSFETが形成されたSiC半導体装置を例に挙げて説明する。
[0013]
 図1~図3に示すSiC半導体装置は、トレンチゲート構造のMOSFETが形成されるセル部100と、このセル部100を囲む外周部200とを有した構成とされている。外周部は、ガードリング部210と、ガードリング部210よりも内側、つまりセル部とガードリング部210との間に配置される繋ぎ部220とを有した構成とされている。なお、図1は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
[0014]
 セル部100には、半導体素子として、図2および図3に示す縦型MOSFETが形成されている。図3は、図1中の領域IIIの斜視断面図であるが、各部のレイアウトを見やすくするために、SiC半導体装置の構成の一部を省略して示してある。なお、以下では、図3に示すように、縦型MOSFETの奥行方向をX方向、X方向に対して交差する縦型MOSFETの幅方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
[0015]
 図2および図3に示されるように、SiC半導体装置には、SiCからなるn 型基板1が半導体基板として用いられている。n 型基板1の主表面上にSiCからなるn 型ドリフト層2が形成されている。n 型基板1は、表面が(0001)Si面とされ、例えばn型不純物濃度が5.9×10 18/cm とされ、厚さが100μmとされている。n 型ドリフト層2は、例えばn型不純物濃度が7.0×10 15~1.0×10 16/cm とされ、厚さが8.0μmとされている。
[0016]
 n 型ドリフト層2の上には、SiCからなるJFET部3と電界ブロック層4が形成されており、n 型ドリフト層2は、n 型基板1から離れた位置においてJFET部3と連結されている。
[0017]
 JFET部3と電界ブロック層4は、飽和電流抑制層を構成するものであり、共に、X方向に延設され、Y方向において交互に繰り返し並べられて配置されている。つまり、n 型基板1の主表面に対する法線方向から見て、JFET部3の少なくとも一部と電界ブロック層4は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
[0018]
 なお、本実施形態の場合、JFET部3が電界ブロック層4よりも下方まで形成されたものとされている。このため、JFET部3のうちストライプ状とされている部分は電界ブロック層4の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層4の間に配置された状態となっている。
[0019]
 JFET部3のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば0.2~0.6μm、形成間隔となるピッチが例えば0.6~2.0μmとされている。また、JFET部3の厚みは、例えば1.5μmとされており、n型不純物濃度は、n 型ドリフト層2よりも高くされていて、例えば5.0×10 17~2.0×10 18/cm とされている。
[0020]
 電界ブロック層4は、P型不純物層によって構成されている。上記したように、電界ブロック層4は、ストライプ状とされており、ストライプ状とされた電界ブロック層4の各短冊状の部分は、幅が例えば0.15~1.4μm、厚みが例えば1.4μmとされている。また、電界ブロック層4は、例えばP型不純物濃度が3.0×10 17~1.0×10 18/cm とされている。本実施形態の場合、電界ブロック層4は、深さ方向においてP型不純物濃度が一定とされている。また、電界ブロック層4は、N 型ドリフト層2と反対側の表面がJFET部3の表面と同一平面とされている。
[0021]
 さらに、JFET部3および電界ブロック層4の上には、SiCからなるn型電流分散層6が形成されている。n型電流分散層6は、後述するようにチャネルを通じて流れる電流がY方向に拡散できるようにする層であり、例えば、n 型ドリフト層2よりもn型不純物濃度が高くされている。本実施形態では、n型電流分散層6は、n型不純物濃度がJFET部3と同じかそれよりも高くされ、厚みが0.5μmとされている。
[0022]
 n型電流分散層6の上にはSiCからなるp型ベース領域7が形成されている。また、p型ベース領域7の上には、SiCからなるn 型ソース領域8が形成されている。n 型ソース領域8は、p型ベース領域7のうちn型電流分散層6と対応する部分の上に形成されている。
[0023]
 p型ベース領域7は、電界ブロック層4よりも厚みが薄く、かつ、p型不純物濃度が低くされており、例えばp型不純物濃度が3×10 17/cm とされ、厚さが0.3μmとされている。また、n 型ソース領域8は、n型不純物濃度がn型電流分散層6よりも高濃度とされており、例えば厚みが0.5μmとされている。
[0024]
 また、n 型ソース領域8の表面からp型ベース領域7およびn型電流分散層6を貫通して電界ブロック層4に達するように複数本のp型連結層9が形成されている。本実施形態では、p型連結層9は、JFET部3のうちのストライプ状の部分や電界ブロック層4の長手方向に対して交差する方向、ここではY方向を長手方向とした短冊状とされ、X方向に複数本並べられることでストライプ状にレイアウトされている。このp型連結層9を通じて、p型ベース領域7や電界ブロック層4が電気的に接続されている。本実施形態の場合、n 型ソース領域8の表面からp型ベース領域7およびn型電流分散層6を貫通して電界ブロック層4に達するディープトレンチ9aが形成され、このディープトレンチ9a内に埋め込まれるようにしてp型連結層9が形成されている。p型連結層9の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチとは無関係に独立して設定されているが、p型連結層9が形成された部分においてチャネル密度を低下させることになるため、それを抑制できるように設定される。本実施形態の場合、各p型連結層9の間の距離を例えば30~100μm、各p型連結層9の幅を例えば0.4~1.0μmとしている。各p型連結層9の幅については任意に設定可能であるが、チャネル密度の低下の抑制を考慮すると、各p型連結層9の間の距離の1/30以下にすると好ましい。また、各p型連結層9の深さを例えば1.4μmとしている。
[0025]
 さらに、p型ベース領域7およびn 型ソース領域8を貫通してn型電流分散層6に達するように、例えば幅が0.4μm、深さがp型ベース領域7とn 型ソース領域8の合計膜厚よりも0.2~0.4μm深くされたゲートトレンチ10が形成されている。このゲートトレンチ10の側面と接するように上述したp型ベース領域7およびn 型ソース領域8が配置されている。ゲートトレンチ10は、図2のY方向を幅方向、JFET部3や電界ブロック層4の長手方向と同方向、ここではX方向を長手方向、Z方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図1~図3に示したように、ゲートトレンチ10は、複数本がY方向に等間隔に配置されたストライプ状とされており、それぞれの間にp型ベース領域7およびn 型ソース領域8が配置されている。
[0026]
 例えば、後述するようにゲートトレンチ10内に形成されるトレンチゲート構造の形成間隔となるセルピッチ、つまり隣り合うゲートトレンチ10の配置間隔となるセルピッチは、例えば0.6~2.0μmとされている。ゲートトレンチ10の幅については任意であるが、セルピッチよりも小さくされている。また、セルピッチに対して、JFET部3の配置間隔となるJFETピッチ、換言すれば電界ブロック層4の配置間隔は、無関係に独立して設定可能である。本実施形態の場合、図1および図3に示すようにセルピッチとJFETピッチを異ならせているが、これらを等しくしても良い。
[0027]
 p型ベース領域7のうちゲートトレンチ10の側面に位置する部分を、縦型MOSFETの作動時にn 型ソース領域8とn型電流分散層6との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ10の内壁面がゲート絶縁膜11で覆われている。ゲート絶縁膜11の表面にはドープドPoly-Siにて構成されたゲート電極12が形成されており、これらゲート絶縁膜11およびゲート電極12によってゲートトレンチ10内が埋め尽くされ、トレンチゲート構造が構成されている。
[0028]
 また、図2に示すように、n 型ソース領域8の表面やゲート電極12の表面には、層間絶縁膜13を介してソース電極14などが形成されている。ソース電極14は、複数の金属、例えばNi/Al等にて構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn 型ソース領域8やn型ドープの場合のゲート電極12と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp型連結層9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極14は、層間絶縁膜13上に形成されることでSiC部分と電気的に絶縁されているが、層間絶縁膜13に形成されたコンタクトホールを通じて、n 型ソース領域8およびp型連結層9と電気的に接触させられている。
[0029]
 一方、n 型基板1の裏面側にはn 型基板1と電気的に接続されたドレイン電極15が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル部100が構成されている。
[0030]
 さらに、このような縦型MOSFETが形成されたセル部100を囲むようにガードリング部210が備えられることで外周耐圧構造が構成されている。ガードリング部210は、複数の環状のp型ガードリング211によって構成されており、ガードリング部210において、JFET部3を構成するn型SiCに対してp型不純物をイオン注入することなどによって、電界ブロック層4と同時に形成されている。
[0031]
 また、繋ぎ部220は、セル部100からガードリング部210に至るまでの間の領域であり、繋ぎ部220には、p型層221が備えられている。p型層221は、繋ぎ部220において、JFET部3を構成するn型SiCに対してp型不純物をイオン注入することなどによって、電界ブロック層4やp型ガードリング211と同時に形成されている。本実施形態の場合、p型層221は、各電界ブロック層4の先端と接続された構造とされており、ソース電位に固定されている。
[0032]
 なお、図示しないが、ガードリング部210では、n 型ソース領域8やp型ベース領域7およびn型電流分散層6を貫通する凹部が形成されている。このため、凹部が形成されていないセル部100や繋ぎ部220がガードリング部210よりも突き出したメサ構造が構成されている。また、図1に示されるように、繋ぎ部220には、ゲートパッド230やソースパッド231が備えられている。図示しないが、ゲートパッド230やソースパッド231は、層間絶縁膜13の上に形成されている。そして、層間絶縁膜13に形成されたコンタクトホールや層間絶縁膜13の上に形成された配線層などを介して、ゲートパッド230はゲート電極12に接続されており、ソースパッド231はソース電極14に接続されている。これらゲートパッド230やソースパッド231を通じて、ゲート電極12やソース電極14が所望の電位に制御可能となっている。
[0033]
 このように構成される縦型MOSFETを有するSiC半導体装置は、例えば、ソース電圧Vsを0V、ドレイン電圧Vdを1~1.5Vとした状態で、ゲート電極12に対して20Vのゲート電圧Vgを印加することで動作させられる。すなわち、ゲート電圧Vgが印加されることにより、縦型MOSFETは、ゲートトレンチ10に接する部分のp型ベース領域7にチャネル領域が形成され、ドレイン-ソース間に電流が流れるという動作を行う。
[0034]
 このとき、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
[0035]
 まず、ドレイン電圧Vdが例えば1~1.5Vのように通常作動時に印加される電圧である場合には、電界ブロック層4側からJFET部3へ伸びる空乏層は、JFET部3のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、JFET部3内へ空乏層が伸びても電流経路が確保される。そして、JFET部3のn型不純物濃度がn 型ドリフト層2よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
[0036]
 また、負荷短絡などによってドレイン電圧Vdが通常作動時の電圧よりも高くなると、電界ブロック層4側からJFET部3へ伸びる空乏層がJFET部3のうちストライプ状とされた部分の幅よりも伸びる。そして、n型電流分散層6よりも先にJFET部3が即座にピンチオフされる。このとき、JFET部3のうちストライプ状とされた部分の幅およびn型不純物濃度に基づいてドレイン電圧Vdと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Vdよりも少し高い電圧となったときにJFET部3がピンチオフされるように、JFET部3のうちストライプ状とされた部分の幅およびn型不純物濃度を設定することで、低いドレイン電圧VdでもJFET部3をピンチオフすることが可能となる。このように、ドレイン電圧Vdが通常作動時の電圧よりも高くなったときにJFET部3が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
[0037]
 このように、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるSiC半導体装置とすることが可能となる。
[0038]
 また、トレンチゲート構造に対してp型連結層9が交差する構造とされていることから、トレンチゲート構造同士の間隔をp型連結層9に無関係に設定することができ、p型連結層9を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。また、JFET部3のうちストライプ状とされた部分同士の間隔についても、p型連結層9に無関係に設定することができる。このため、JFETピッチをより小さく設定することが可能となる。このようにすると、電流が流れるJFET部3のうちストライプ状とされた部分の形成面積を増やせるため、電流通路密度が増大させられる。その結果、JFET抵抗を低下させることが可能となって、縦型MOSFETのオン抵抗の低減を図ることが可能となる。
[0039]
 さらに、JFET部3を挟み込むように電界ブロック層4を備えることで、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Vdが高電圧になったとしても、下方からn 型ドリフト層2に伸びてくる空乏層の伸びが電界ブロック層4によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜11に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜11が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、n 型ドリフト層2やJFET部3のn型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
[0040]
 よって、低オン抵抗かつ高信頼性の縦型MOSFETを有するSiC半導体装置とすることが可能となる。
[0041]
 一方、本実施形態のSiC半導体装置は、ゲート電圧Vgを印加していないときには、チャネル領域が形成されていないため、ドレイン-ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、JFET部3については、ゲート電圧Vgを印加していないときでもドレイン電圧Vdが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
[0042]
 なお、縦型MOSFETの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
[0043]
 例えば、JFET部3の幅、つまりJFET部3が複数本並べられた配列方向における寸法については、飽和電流抑制効果が得られるように設定されていればよい。飽和電流抑制効果が得られるJFET部3の幅は、JFET部3のn型不純物濃度や電界ブロック層4のp型不純物濃度によって変わるが、例えば0.2~0.5μmの範囲であれば飽和電流抑制効果を得ることができる。
[0044]
 また、電界ブロック層4の幅、つまり電界ブロック層4が複数本並べられた配列方向における寸法については、低オン抵抗と電界抑制効果とを考慮して設定されていればよい。電界ブロック層4の幅を大きくすると、相対的にJFET部3の形成割合が少なくなり、JFET抵抗を増大させる要因となるため小さい方が有利であるが、小さ過ぎると、オフ時に電界ブロック層4の側面からも空乏層が広がったときに電界抑制効果が低減する。このため、JFET抵抗の低減による低オン抵抗の実現と、電界抑制効果を考慮して電界ブロック層4の幅を設定しており、例えば0.3~0.8μmの範囲であれば低オン抵抗を図りつつ電界抑制効果を得ることができる。
[0045]
 次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図4A~図4Hに示す製造工程中の断面図を参照して説明する。
[0046]
 〔図4Aに示す工程〕
 まず、半導体基板として、n 型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n 型基板1の主表面上にSiCからなるn 型ドリフト層2を形成する。このとき、n 型基板1の主表面上に予めn 型ドリフト層2を成長させてある所謂エピ基板を用いても良い。そして、n 型ドリフト層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
[0047]
 なお、エピタキシャル成長については、SiCの原料ガスとなるシランやプロパンに加えて、n型ドーパントとなるガス、例えば窒素ガスを導入することで行っている。
[0048]
 〔図4Bに示す工程〕
 JFET部3の表面に、マスク16を配置したのち、マスク16をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。その後、マスク16を除去する。
[0049]
 なお、ここでは、電界ブロック層4をイオン注入によって形成しているが、イオン注入以外の方法によって電界ブロック層4を形成しても良い。例えば、JFET部3を選択的に異方性エッチングすることで電界ブロック層4と対応する位置に凹部を形成し、この上にp型不純物層をエピタキシャル成長させたのち、JFET部3の上に位置する部分においてp型不純物層を平坦化して電界ブロック層4を形成する。このように、電界ブロック層4をエピタキシャル成長によって形成することもできる。p型SiCをエピタキシャル成長させる場合、SiCの原料ガスに加えて、p型ドーパントとなるガス、例えばトリメチルアルミニウム(以下、TMAという)を導入すれば良い。
[0050]
 〔図4Cに示す工程〕
 引き続き、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層6を形成する。
[0051]
 〔図4Dに示す工程〕
 図示しないCVD装置を用いて、n型電流分散層6の上にp型ベース領域7およびn 型ソース領域8をエピタキシャル成長させる。
[0052]
 〔図4Eに示す工程〕
 n 型ソース領域8の上にp型連結層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、n 型ソース領域8、p型ベース領域7およびn型電流分散層6を順に除去し、JFET部3および電界ブロック層4に達するディープトレンチ9aを形成する。そして、マスクを除去する。
[0053]
 〔図4Fに示す工程〕
 図示しないCVD装置を用いて、ディープトレンチ9a内を埋め込むようにp型SiCをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ9a内にのみp型SiCを残すことでp型連結層9を形成する。
[0054]
 〔図4Gに示す工程〕
 n 型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
[0055]
 その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜11を形成し、ゲート絶縁膜11によってゲートトレンチ10の内壁面上およびn 型ソース領域8の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly-Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ10内にPoly-Siを残すことでゲート電極12を形成する。これにより、トレンチゲート構造が完成する。
[0056]
 この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極12およびゲート絶縁膜11の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜13を形成する。また、図示しないマスクを用いて層間絶縁膜13にn 型ソース領域8およびp型連結層9を露出させるコンタクトホールを形成する。そして、層間絶縁膜13の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極14を形成する。さらに、n 型基板1の裏面側にドレイン電極15を形成する。このようにして、本実施形態にかかるSiC半導体装置が完成する。
[0057]
 以上説明したように、本実施形態のSiC半導体装置では、トレンチゲート構造の長手方向とJFET部3のうちのストライプ状とされている部分および電界ブロック層4の長手方向を同方向とし、これらに対してp型連結層9の長手方向が交差するようにしている。このような構成とすることで、トレンチゲート構造の間隔をp型連結層9に無関係に設定することができ、p型連結層9を各トレンチゲート構造の間に配置する場合と比較して狭くすることが可能となる。したがって、トレンチゲートの高密度化、つまりチャネルの高密度化を図ることが可能となって、チャネル抵抗の低減を図ることができる。
[0058]
 また、JFET部3同士の間隔についても、p型連結層9に無関係に設定することができる。このため、JFETピッチをより小さく設定することが可能となる。このようにすると、電流が流れるJFET部3の形成面積を増やせるため、電流通路密度が増大させられる。その結果、JFET抵抗を低下させることが可能となって、縦型MOSFETのオン抵抗の低減を図ることが可能となる。
[0059]
 (第2実施形態)
 第2実施形態について説明する。本実施形態は、第1実施形態に対してJFET部3および電界ブロック層4の構造の変更などを行ったものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
[0060]
 図5および図6に示すように、本実施形態では、JFET部3や電界ブロック層4を複数層で構成している。
[0061]
 具体的には、本実施形態のJFET部3は、電界ブロック層4を貫通するように形成されたトレンチ3a内に、n 型層3bとn型層3cとが備えられた構成とされている。n 型層3bは、n型不純物濃度がn 型ドリフト層2よりも高くされている。n型層3cは、n 型層3bよりもn型不純物濃度が低くされている。これらn 型層3bとn型層3cは、それぞれ第1層、第2層に相当する。n 型層3bは、トレンチ3aの底面および側面を覆うように形成され、n型層3cは、n 型層3bの表面を覆いつつトレンチ3a内におけるn 型層3b以外の残りの部分を埋め込むように形成されている。
[0062]
 トレンチ3aは、例えば幅、つまりY方向寸法が0.25μmとされ、深さが1.5μmとされている。トレンチ3aの形成間隔、つまりトレンチピッチについてはトレンチゲート構造の形成間隔、つまりセルピッチとは関係なく独立して設定可能であるが、本実施形態では2つのトレンチゲート構造に対して1つのトレンチ3aが配置されるピッチとしてある。本実施形態の場合、JFET部3の底面と電界ブロック層4の底面とが同一平面となるように、トレンチ3aの深さは、電界ブロック層4の厚み分と同じとされ、トレンチ3aの底面がn 型ドリフト層2の表面によって構成されるようにしている。n 型層3bは、例えばn型不純物濃度が5.0×10 17~2.0×10 18/cm とされ、厚さが0.05μmとされている。n型層3cは、例えばn型不純物濃度が5.0×10 15~2.0×10 16/cm とされ、幅が0.15μmとされている。
[0063]
 また、本実施形態の電界ブロック層4は、p型不純物の異なるp 型層4aとp 型層4bとによって構成されている。p 型層4aは、下層部に相当し、n 型ドリフト層2と接して形成されている。p 型層4bは、上層部に相当し、p 型層4aの上、つまりn 型ドリフト層2から離れた位置に形成されている。p 型層4aは、例えばp型不純物濃度が1.0×10 16~5.0×10 16/cm とされ、厚みが0.5μmとされている。p 型層4bは、例えばp型不純物濃度が3.0×10 17~1.0×10 18/cm とされ、厚みが1.0μmとされている。本実施形態の場合、p 型層4aおよびp 型層4bは、深さ方向においてp型不純物濃度が一定とされている。また、上記したように、本実施形態の場合、トレンチ3aの深さは、電界ブロック層4の厚み分と同じとされていることから、p 型層4aとp 型層4bの厚みを合わせた1.5μmとされている。
[0064]
 さらに、電界ブロック層4およびJFET部3の上にはn 型層5が形成されている。n 型層5は、n 型層3bと共に形成されたものであり、p 型層4bの表面上に形成され、隣り合うトレンチ3aにおける隣り合う側面上に形成されたn 型層3bを連結するように形成されている。このn 型層5のn型不純物濃度および厚みは、n 型層3bと同じになっている。ただし、SiCの結晶成長の面方位依存性に基づき、n 型層5の厚みがn 型層3bのうちトレンチ3aの底部に位置している部分と同じ膜厚となり、トレンチ3aの側面に位置している部分とは異なる膜厚となっている場合もある。
[0065]
 なお、n 型層5は、トレンチ3aを埋め込むようには形成されていない。このため、n型層3cを形成する際のエピタキシャル成長時には、n 型層5が形成されていない部分を通じて、トレンチ3a内にn型層3cが形成可能となっている。
[0066]
 これらJFET部3や電界ブロック層4およびn 型層5以外の各部については、第1実施形態と同様とされている。
[0067]
 このように構成される縦型MOSFETを有するSiC半導体装置も、例えば、ソース電圧Vsを0V、ドレイン電圧Vdを1~1.5Vとした状態で、ゲート電極12に対して20Vのゲート電圧Vgを印加することで動作させられる。すなわち、ゲート電圧Vgが印加されることにより、縦型MOSFETは、ゲートトレンチ10に接する部分のp型ベース領域7にチャネル領域が形成され、ドレイン-ソース間に電流が流れるという動作を行う。
[0068]
 そして、本実施形態の構造においても、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持できる構造とすることが可能となる。具体的には、JFET部3と電界ブロック層4を交互に繰り返し形成しつつ、JFET部3のうち電界ブロック層4と接する部分に高濃度なn 型層3bを配置していることから、n 型層3bが空乏層調整層として機能することで、次に示すような作動を行う。
[0069]
 まず、ドレイン電圧Vdが例えば1~1.5Vのように通常作動時に印加される電圧である場合には、電界ブロック層4側からn 型層3bへ伸びる空乏層は、n 型層3bの厚みよりも小さい幅しか伸びない。つまり、n 型層3bが空乏層の伸びをストップする層として機能する。このため、JFET部3内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
[0070]
 また、n 型層3bのうち空乏層が伸びていない部分については電流経路として機能する。そして、n 型層3bのn型不純物濃度が高濃度になっており、低抵抗となっていることから、n 型層3bが電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
[0071]
 また、負荷短絡などによってドレイン電圧Vdが通常作動時の電圧よりも高くなると、電界ブロック層4側からn 型層3bへ伸びる空乏層がn 型層3bの厚みよりも伸びる。そして、n型電流分散層6よりも先にJFET部3が即座にピンチオフされる。このとき、n 型層3bの厚みおよびn型不純物濃度に基づいてドレイン電圧Vdと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Vdよりも少し高い電圧となったときにJFET部3がピンチオフされるように、n 型層3bの厚みおよびn型不純物濃度を設定することで、低いドレイン電圧VdでもJFET部3をピンチオフすることが可能となる。このように、ドレイン電圧Vdが通常作動時の電圧よりも高くなったときにJFET部3が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
[0072]
 このように、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるSiC半導体装置とすることが可能となる。
[0073]
 さらに、電界ブロック層4をすべてp型不純物濃度が高くされたp 型層4bで構成するのではなく、n 型ドリフト層2と接する部分にp型不純物濃度を低くしたp 型層4aを備えるようにしている。仮に、電界ブロック層4がすべてp 型層4bのみで構成されていると、電界ブロック層4からn 型ドリフト層2側への空乏層の伸び量が大きくなる。また、n 型ドリフト層2内の空乏層は、電界ブロック層4の下方のみでなく、電界ブロック層4とJFET部3との境界位置からJFET部3の下方に入り込むように伸びる。つまり、n 型ドリフト層2内において2次元的に伸びる2次元空乏層の伸び量が大きくなる。このため、JFET部3における電流の出口の狭窄が発生し、オン抵抗を高くすることが懸念される。
[0074]
 これに対して、本実施形態のように、電界ブロック層4のうちn 型ドリフト層2と接する部分をp 型層4aとしている場合、p 型層4aのp型不純物濃度が低くされている分、n 型ドリフト層2内への2次元空乏層の伸び量を小さくする電界吸収効果が得られる。これにより、JFET部3における電流の出口の狭窄が抑制され、低オン抵抗を維持することが可能となる。
[0075]
 一方、本実施形態のSiC半導体装置は、ゲート電圧Vgを印加していないときには、チャネル領域が形成されていないため、ドレイン-ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、JFET部3については、ゲート電圧Vgを印加していないときでもドレイン電圧Vdが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
[0076]
 なお、ここでも縦型MOSFETの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
[0077]
 次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図7A~図7Hに示す製造工程中の断面図を参照して説明する。
[0078]
 〔図7Aに示す工程〕
 まず、半導体基板として、n 型基板1を用意する。そして、図示しないCVD装置を用いたエピタキシャル成長により、n 型基板1の主表面上にSiCからなるn 型ドリフト層2を形成する。このとき、n 型基板1の主表面上に予めn 型ドリフト層2を成長させてある所謂エピ基板を用いても良い。そして、n 型ドリフト層2の上にSiCからなる電界ブロック層4を形成する。具体的には、n 型ドリフト層2の表面にp 型層4aを形成したのち、続けてp 型層4aの上にp 型層4bを形成する。
[0079]
 なお、エピタキシャル成長については、SiCの原料ガスに加えて、n型ドーパントを導入したり、p型ドーパントとなるガスを導入することで行っているが、n型SiCに続いてp型SiCを連続的にエピタキシャル成長させることは難しい。このため、n型SiCとp型SiCを別々のCVD装置によってエピタキシャル成長させるようにしても良い。また、p 型層4aやp 型層4bについては、同じ導電型であることから、例えばTMAの導入量を変化させるだけで容易に連続形成することができる。
[0080]
 〔図7Bに示す工程〕
 電界ブロック層4の上にJFET部3と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE等の異方性エッチングを行うことで電界ブロック層4を除去してトレンチ3aを形成し、トレンチ3aの底部においてn 型ドリフト層2を露出させる。その後、エッチング時に用いたマスクを除去する。
[0081]
 〔図7Cに示す工程〕
 図示しないCVD装置を用いたエピタキシャル成長により、トレンチ3a内にn 型層3bを形成すると同時に電界ブロック層4の表面にn 型層5を形成する。
[0082]
 〔図7Dに示す工程〕
 引き続き、n 型層3bおよびn 型層5の上にn型SiCをエピタキシャル成長させることで、n型層3cを形成すると同時にn型電流分散層6を形成する。このとき、n 型層3bおよびn 型層5とn型層3cおよびn型電流分散層6とは同じ導電型である。このため、n 型層3bおよびn 型層5のエピタキシャル成長に用いたCVD装置内において、n型ドーパントとなるガスの導入量を変化させることで、容易にn型層3cおよびn型電流分散層6を連続してエピタキシャル成長させることができる。
[0083]
 この後、図7E~図7Hに示す工程として、第1実施形態で説明した図4D~図4Gに示す工程と同様の工程を行うと共に、その後の層間絶縁膜13、ソース電極14およびドレイン電極15の形成工程を行う。
[0084]
 以上説明した製造方法により、本実施形態のSiC半導体装置を製造することができる。このとき、上記したように、n 型ドリフト層2を形成してからp型ベース領域7を形成するまでの間に、p 型層4aやp 型層4bに加えて、n 型層3bおよびn 型層5やn型層3cおよびn型電流分散層6を形成している。このように複数層をエピタキシャル成長させているものの、p 型層4aの形成後のp 型層4bについては同じ導電型であるし、n 型層3bおよびn 型層5とn型層3cおよびn型電流分散層6についても同じ導電型である。このため、同じ導電型同士を同じCVD装置内で容易に連続して形成することができる。したがって、これら複数層を形成するためのエピタキシャル成長を2回で済ませることができ、SiC半導体装置の製造工程の簡略化が図れ、製造コストを削減することが可能となる。
[0085]
 (第3実施形態)
 第3実施形態について説明する。本実施形態は、第2実施形態に対してn 型層5を無くしたり、p型連結層9の構成変更などを行ったものであり、その他については第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。
[0086]
 図8に示すように、本実施形態では、第1実施形態のSiC半導体装置に備えていたn 型層5を無くし、JFET部3および電界ブロック層4の上にn型電流分散層6を直接形成している。
[0087]
 このように、n 型層5を無くした構造とすることができる。n 型層5をなくした構造については、トレンチ3aの外側において、n 型層3bを形成する際に同時に形成されるn 型層5やn型層3cを、n型層3cの形成後にCMP(Chemical Mechanical Polishing)等の平坦化工程で除去することによって形成できる。その場合、n型層3cの形成とn型電流分散層6の形成を連続して行わずに別々に行うことになるため、n型層3cとn型電流分散層6のn型不純物濃度を独立して設定することが可能となる。したがって、n型層3cのn型不純物濃度をJFET部3に最適な濃度に設定しつつ、n型電流分散層6のn型不純物濃度をより高い濃度にする等、それぞれのより適した濃度への調整を容易な濃度制御によって行うことができ、これらを容易に作製できる。
[0088]
 また、p型連結層9をp型ベース領域7の下方にのみ形成している。そして、p型ベース領域7よりも上方に、n 型ソース領域8の表面から形成したp型プラグ層20を形成し、p型プラグ層20がソース電極14に電気的に接続させられるようにしている。このように、p型連結層9をp型ベース領域7の下方にのみ形成するようにし、p型プラグ層20を通じて、p型ベース領域7やp型連結層9および電界ブロック層4がソース電位とされるようにしても良い。
[0089]
 p型連結層9については、第1実施形態で説明したようなディープトレンチ9aを形成した後にp型SiCを埋め込むことによって形成することができるが、イオン注入によって形成することもできる。ただし、SiCに対してイオン注入を行う場合、飛程の長いイオン注入には高加速なイオン注入が必要で容易ではない。このため、本実施形態のように、p型連結層9をp型ベース領域7の下方にのみ形成する構造とすれば、イオン注入の飛程を短くできることから好ましい。
[0090]
 なお、p型プラグ層20の上面レイアウトについては任意であり、少なくともp型ベース領域7にp型プラグ層20が接した構造となっていれば、どのような構造であっても良い。本実施形態の場合、p型プラグ層20は、トレンチゲート構造の長手方向において複数並べられたドット状のレイアウトとされている。
[0091]
 また、本実施形態のような構造のSiC半導体装置の製造方法については、p型ベース領域7の形成前にp型連結層9を形成することと、n 型ソース領域8の形成後にp型プラグ層20を形成すること以外については、第1実施形態と同様である。p型連結層9については、上記したようにディープトレンチ9aを形成した後にディープトレンチ9aを埋め込むようにp型SiCを形成するという工程を行うか、n型電流分散層6に対してp型不純物をイオン注入するという工程を行うことで形成できる。同様に、p型プラグ層20についても、n 型ソース領域8に対してトレンチを形成し、このトレンチ内を埋め込むようにp型SiCを形成するという工程を行うか、n 型ソース領域8に対してp型不純物をイオン注入するという工程を行うことで形成できる。p型連結層9やp型プラグ層20をイオン注入で形成する場合、製造コストが増加し得るが、工程安定性が高く、歩留りを良好にすることができる。
[0092]
 (第4実施形態)
 第4実施形態について説明する。本実施形態は、第1~第3実施形態に対して、電界ブロック層4とトレンチゲート構造の形成位置関係を特定したものであり、その他については第1~第3実施形態と同様であるため、第1~第3実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構成に対して本実施形態を適用する場合について説明するが、第2、第3実施形態についても適用できる。
[0093]
 図9に示すように、本実施形態では、電界ブロック層4のピッチとトレンチゲート構造のピッチを合わせてあり、それぞれの幅方向の中心位置を通る中心線も合わせてある。さらに、電界ブロック層4の幅がトレンチゲート構造におけるゲートトレンチ10の幅以上となるようにしている。すなわち、トレンチゲート構造の全幅分が電界ブロック層4の上に配置された構造とされ、トレンチゲート構造の幅が電界ブロック層4の幅以下となっているため、ドレイン電極15から見ると電界ブロック層4によってトレンチゲート構造が隠れる構造となっている。
[0094]
 電界ブロック層4のピッチや幅については、基本的にはトレンチゲート構造のピッチや幅とは関係なく任意に設定可能である。しかしながら、電界ブロック層4のレイアウトによってゲート-ドレイン容量Cgd、つまりゲート電極12とドレイン電極15との間の容量が変化する。
[0095]
 ドレイン電圧が上昇すると、それに伴って電界ブロック層4からJFET部3側に伸びる空乏層により、JFET部3の幅が実質的に狭まる状態になる。そして、最終的に、隣り合う電界ブロック層4から伸びる空乏層によってJFET部3が完全空乏化されてピンチオフされる。このとき、電界ブロック層4および空乏化している領域によってトレンチゲート構造の底部が隠されることでスクリーニング効果が生じ、その隠されている面積が広いほどゲート-ドレイン容量Cgdが小さくなる。
[0096]
 例えば、図10Aの構造としたケースIおよび図10Bの構造としたケースIIのそれぞれについて、ドレイン電圧Vdを変化させてゲート-ドレイン容量Cgdを求めると、図11に示す結果が得られた。なお、図10Aは、トレンチゲート構造と電界ブロック層4のピッチおよび幅方向の中心位置を通る中心線を同じとしつつ、電界ブロック層4の幅をトレンチゲート構造の幅以上とした構造としてある。この場合、ドレイン電極15側から見ると、電界ブロック層4によってトレンチゲート構造がすべて隠れる状態となる。図10Bは、トレンチゲート構造と電界ブロック層4のピッチを同じにしているが、互いの幅方向の中心位置を通る中心線を1/2ピッチ分ずらし、電界ブロック層4の幅を図10Aと同じにした場合である。この場合、ドレイン電極15側から見ると、電界ブロック層4の間にトレンチゲート構造の底部が位置して隠れていない状態となる。なお、ここではケースI、ケースII共に、電界ブロック層4の幅を0.6μm、トレンチゲート構造の幅を0.6μm、電界ブロック層4およびトレンチゲート構造のピッチを1.1μmとしている。
[0097]
 図11から分かるように、ドレイン電圧Vdが大きくなると、それに伴ってゲート-ドレイン容量Cgdが低下していき、JFET部3がピンチオフさせられると更にゲート-ドレイン容量Cgdが低下してほぼ一定値となる。しかしながら、ケースIの方がケースIIよりも全体的にゲート-ドレイン容量Cgdが低くなっている。このように、電界ブロック層4によってトレンチゲート構造の底部が隠されるようにしてスクリーニング効果を高めることで、ゲート-ドレイン容量Cgdを低下させられる。
[0098]
 以上説明したように、本実施形態では、電界ブロック層4のピッチとトレンチゲート構造のピッチおよび中心線位置を合わせてあり、かつ、電界ブロック層4の幅がトレンチゲート構造におけるゲートトレンチ10の幅以上となるようにしている。これにより、スクリーニング効果を高めることができ、ゲート-ドレイン容量Cgdを低下させることができる。そして、ゲート-ドレイン容量Cgdの低下により、ゲートへの充放電時間の短縮化が図れ、MOSFETのスイッチング速度の向上を図ることが可能となる。
[0099]
 なお、ここでは電界ブロック層4とトレンチゲート構造の幅方向の中心線を合わせてあるが、必ずしも合わせている必要はなく、ドレイン電極15側から見て電界ブロック層4によってトレンチゲート構造の底部が隠れていれば良い。すなわち、トレンチゲート構造の全幅分が電界ブロック層4の上に配置された構造、換言すればドレイン電極15側から見て、各電界ブロック層4を投影した部分によって各トレンチゲート構造を投影した部分が囲まれるような構造であれば良い。
[0100]
 (他の実施形態)
 本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
[0101]
 (1)例えば、上記各実施形態において、各JFET部3のうちストライプ状となる部分の幅は一定である必要は無い。例えば、各JFET部3のうちストライプ状となる部分について、ドレイン電極15側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。
[0102]
 (2)第2、第3実施形態において、JFET部3が電界ブロック層4よりも深くなるような構造としても良い。
[0103]
 また、第1実施形態については、電界ブロック層4を形成しておいてから、イオン注入もしくはトレンチ形成後のn型SiCの埋込みによってJFET部3を形成することができる。このような製造方法とする場合において、JFET部3を電界ブロック層4と同じ深さにすることができるが、JFET部3が電界ブロック層4よりも深くなるようにすると好ましい。
[0104]
 このように、JFET部3を電界ブロック層4よりも深くすると、電界ブロック層4からn 型ドリフト層2側に2次元的に伸びる2次元空乏層の伸び量を抑制することが可能なる。つまり、電界ブロック層4側からn 型ドリフト層2内に伸びる空乏層がJFET部3の下方に入り込むことを更に抑制できる。このため、JFET部3における電流の出口の狭窄を抑制することができ、低オン抵抗とすることが可能となる。
[0105]
 (3)また、上記各実施形態で示したSiC半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。
[0106]
 例えば、上記各実施形態において、電界ブロック層4に濃度勾配を設け、n 型ドリフト層側においてその反対側よりもp型不純物濃度が低くなる構造としても良い。例えば、第2、第3実施形態の構造において、電界ブロック層4のうちのp 型層4aのp型不純物濃度に勾配を付けることができる。具体的には、p 型層4aのp型不純物濃度が、下方から上方に向かって、つまりn 型ドリフト層2側から距離が離れるほど、徐々に高くされ、p 型層4bと同濃度となるまで高くされるようにする。このような構造は、p 型層4aを形成する際に、p型ドーパントとなるガスの導入量を徐々に増加させ、最終的にp 型層4bを形成する際の導入量まで増加させることで実現される。
[0107]
 (4)また、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの縦型MOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの縦型MOSFETとしても良い。また、上記説明では、半導体素子として縦型MOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本開示を適用することができる。nチャネルタイプのIGBTの場合、上記各実施形態に対してn 型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
[0108]
 (5)また、上記各実施形態では半導体装置としてSiC半導体装置を例に挙げて説明したが、Siを用いた半導体装置に対しても本開示を適用できるし、他のワイドバンドギャップ半導体装置、例えばGaN、ダイヤモンド、AlNなどを用いた半導体装置に対して上記各実施形態を適用することもできる。

請求の範囲

[請求項1]
 反転型の半導体素子を備えている半導体装置であって、
 半導体で構成された第1または第2導電型の基板(1)と、
 前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層(2)と、
 前記ドリフト層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)と、
 前記飽和電流抑制層の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)と、
 前記電流分散層の上に形成された第2導電型の半導体からなるベース領域(7)と、
 前記ベース領域の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)と、
 前記ベース領域と前記電界ブロック層とを連結し、前記一方向と交差する方向に延設された第2導電型の連結層(9)と、
 前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(10)内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜(11)と該ゲート絶縁膜の上に配置されたゲート電極(12)とを備えて構成され、前記一方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
 前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(13)と、
 前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
 前記基板の裏面側に形成されたドレイン電極(15)と、を含む前記半導体素子を備え、
 前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記JFET部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体装置。
[請求項2]
 前記連結層は、前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達するディープトレンチ(9a)内に配置され、前記ベース領域と前記電界ブロック層とを連結すると共に前記ソース電極に接続されている請求項1に記載の半導体装置。
[請求項3]
 前記ソース領域の表面から前記ベース領域に至り、前記連結層と対応する位置に形成されると共に前記ソース電極に接続された第2導電型のプラグ層(20)を有し、
 前記連結層は、前記ベース領域および前記プラグ層を介して前記ソース電極に接続されている請求項1に記載の半導体装置。
[請求項4]
 前記JFET部は、前記電界ブロック層を貫通すると共に前記ドリフト層を露出させる底面を有するトレンチ(3a)内において、該トレンチの底面および側面上に形成され前記ドリフト層よりも第1導電型不純物濃度が高くされた第1層(3b)と、前記第1層の上に形成され前記第1層よりも第1導電型不純物濃度が低くされた第2層(3c)と、を有し、
 前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記ベース領域のうち前記トレンチゲート構造と接する部分にチャネル領域を形成し、前記ソース領域および前記JFET部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す請求項1ないし3のいずれか1つに記載の半導体装置。
[請求項5]
 前記第1層は、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記電界ブロック層から前記第2層に伸びる空乏層の伸び量を抑制して前記JFET部を通じて電流を流せるようにし、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によって前記JFET部をピンチオフさせる空乏層調整層を構成する請求項4に記載の半導体装置。
[請求項6]
 前記電界ブロック層は、前記ドリフト層に接して形成された下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を有している請求項4または5に記載の半導体装置。
[請求項7]
 前記連結層は、前記一方向において複数本が並べて配置されることでストライプ状とされており、複数本それぞれの幅が、0.4~1.0μmの範囲内、かつ、複数本の該連結層それぞれの間の距離の1/30以下とされている請求項1ないし6のいずれか1つに記載の半導体装置。
[請求項8]
 前記複数本の連結層の間の距離は30~100μmとされている請求項7に記載の半導体装置。
[請求項9]
 前記トレンチゲート同士の間隔であるセルピッチが0.6~2.0μmとされている請求項1ないし8のいずれか1つに記載の半導体装置。
[請求項10]
 前記JFET部は、該JFET部が複数本並んでいる配列方向の寸法が0.6~2.0μmとされている請求項1ないし9のいずれか1つに記載の半導体装置。
[請求項11]
 前記電界ブロック層と前記トレンチゲート構造が同じピッチとされていると共に、前記電界ブロック層の幅が前記トレンチゲート構造の幅以上とされ、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置された構造とされている請求項1ないし10のいずれか1つに記載の半導体装置。
[請求項12]
 反転型の半導体素子を備えた半導体装置の製造方法であって、
 半導体で構成された第1または第2導電型の基板(1)を用意することと、
 前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
 前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)を形成することと、
 前記飽和電流抑制層の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)を形成することと、
 前記電流分散層の上に、第2導電型の半導体からなるベース領域(7)を形成することと、
 前記ベース領域の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)を形成することと、
 前記ソース領域の表面から前記ベース領域および前記電流分散層を貫通して前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とするディープトレンチ(9a)を形成することと、
 前記ディープトレンチ内に、前記ベース領域と前記電界ブロック層とを連結する第2導電型の連結層(9)を形成することと、
 前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ(10)を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜(11)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(12)を形成することでトレンチゲート構造を形成することと、
 前記ソース領域に電気的に接続されるソース電極(14)を形成することと、
 前記基板の裏面側にドレイン電極(15)を形成することと、を含む半導体装置の製造方法。
[請求項13]
 前記飽和電流抑制層を形成することでは、前記JFET部として、前記電界ブロック層に形成されたトレンチ(3a)の底面および側面上に配置され前記ドリフト層よりも第1導電型不純物濃度が高い第1層(3b)と、前記第1層の上に配置され前記第1層よりも第1導電型不純物濃度が低い第2層(3c)と、を形成することを含む請求項12に記載の半導体装置の製造方法。
[請求項14]
 前記飽和電流抑制層を形成することでは、前記電界ブロック層として、前記ドリフト層に接する下層部(4a)と、該下層部の上に形成されると共に該下層部よりも第2導電型不純物濃度が高くされた上層部(4b)と、を連続してエピタキシャル成長させることを含む請求項13に記載の半導体装置の製造方法。
[請求項15]
 前記飽和電流抑制層を形成することにおける前記JFET部を形成すること、および、前記電流分散層を形成することを連続して行い、前記JFET部として前記第1層と前記第2層とを連続してエピタキシャル成長させると共に、前記第2層のエピタキシャル成長と同時に前記電流分散層もエピタキシャル成長させる請求項13または14に記載の半導体装置の製造方法。
[請求項16]
 反転型の半導体素子を備えた半導体装置の製造方法であって、
 半導体で構成された第1または第2導電型の基板(1)を用意することと、
 前記基板の上に、前記基板よりも低不純物濃度の第1導電型の半導体からなるドリフト層(2)を形成することと、
 前記ドリフト層の上に、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の半導体からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の半導体からなるJFET部(3)を有する飽和電流抑制層(3、4)を形成することと、
 前記飽和電流抑制層の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなる電流分散層(6)を形成することと、
 前記電流分散層に対して第2導電型不純物のイオン注入を行うことで、前記電界ブロック層に達し、前記一方向と交差する方向を長手方向とする第2導電型の連結層(9)を形成することと、
 前記電流分散層および前記連結層の上に、第2導電型の半導体からなるベース領域(7)を形成することと、
 前記ベース領域の上に、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の半導体からなるソース領域(8)を形成することと、
 前記ソース領域に対して第2導電型不純物のイオン注入を行うことで、前記ベース領域に達する第2導電型のプラグ層(20)を形成することと、
 前記ソース領域および前記連結層の表面から前記ベース領域よりも深いゲートトレンチ(10)を、前記一方向と同方向を長手方向としてストライプ状に複数本形成したのち、前記ゲートトレンチの内壁面にゲート絶縁膜(11)を形成すると共に、前記ゲート絶縁膜の上にゲート電極(12)を形成することでトレンチゲート構造を形成することと、
 前記ソース領域に電気的に接続されるソース電極(14)を形成することと、
 前記基板の裏面側にドレイン電極(15)を形成することと、を含む半導体装置の製造方法。
[請求項17]
 前記トレンチゲート構造を形成することでは、前記トレンチゲート構造を前記電界ブロック層と同じピッチにすると共に、前記トレンチゲート構造の幅が前記電界ブロック層の幅以下となるようにし、前記トレンチゲート構造の全幅分が前記電界ブロック層の上に配置されるようにする請求項12ないし16のいずれか1つに記載の半導体装置の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4A]

[ 図 4B]

[ 図 4C]

[ 図 4D]

[ 図 4E]

[ 図 4F]

[ 図 4G]

[ 図 5]

[ 図 6]

[ 図 7A]

[ 図 7B]

[ 図 7C]

[ 図 7D]

[ 図 7E]

[ 図 7F]

[ 図 7G]

[ 図 7H]

[ 図 8]

[ 図 9]

[ 図 10A]

[ 図 10B]

[ 図 11]