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1. (WO2019005392) SYSTÈME, APPAREIL ET PROCÉDÉ DE GESTION DE PUISSANCE REDONDANTE EN MODE SYNCHRONE LIBRE
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N° de publication : WO/2019/005392 N° de la demande internationale : PCT/US2018/035042
Date de publication : 03.01.2019 Date de dépôt international : 30.05.2018
CIB :
G06F 1/32 (2006.01) ,G06F 11/16 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
26
Alimentation en énergie électrique, p.ex. régulation à cet effet
32
Moyens destinés à économiser de l'énergie
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
07
Réaction à l'apparition d'un défaut, p.ex. tolérance de certains défauts
16
Détection ou correction d'erreur dans une donnée par redondance dans le matériel
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
ROTEM, Efraim; IL
WEISSMANN, Eliezer; IL
RAJWAN, Doron; IL
ROSENZWEIG, Nir; IL
AIZIK, Yoni; IL
Mandataire :
ROZMAN, Mark J.; US
RICHARDS, Edwin E.; US
TROP, Timothy N.; US
GARZA, John C.; US
PRUNER JR., Fred G.; US
RIFAI, D'Ann Naylor; US
BARRE, Michael R.; US
Données relatives à la priorité :
15/635,30728.06.2017US
Titre (EN) SYSTEM, APPARATUS AND METHOD FOR LOOSE LOCK-STEP REDUNDANCY POWER MANAGEMENT
(FR) SYSTÈME, APPAREIL ET PROCÉDÉ DE GESTION DE PUISSANCE REDONDANTE EN MODE SYNCHRONE LIBRE
Abrégé :
(EN) In one embodiment, a processor includes a plurality of cores, at least two of which may execute redundantly, a configuration register to store a first synchronization domain indicator to indicate that a first core and a second core are associated with a first synchronization domain, and a power controller having a synchronization circuit to cause a dynamic adjustment to a frequency of at least one of the first and second cores to cause these cores to operate at a common frequency, based at least in part on the first synchronization domain indicator. Other embodiments are described and claimed.
(FR) Selon un mode de réalisation, la présente invention concerne un processeur comprenant : une pluralité de cœurs, dont au moins deux peuvent exécuter de manière redondante un registre de configuration pour mémoriser un premier indicateur de domaine de synchronisation pour indiquer qu'un premier cœur et un deuxième cœur sont associés à un premier domaine de synchronisation ; et un dispositif de commande de puissance, comportant un circuit de synchronisation pour provoquer un ajustement dynamique à une fréquence d'au moins un des premier et deuxième cœurs pour amener lesdits cœurs à fonctionner à une fréquence commune, en fonction, au moins partiellement, du premier indicateur de domaine de synchronisation. L'invention concerne en outre d'autres modes de réalisation.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)