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1. (WO2019005019) MATRICE DE MÉMOIRE FERROÉLECTRIQUE À POINTS DE CROISEMENT
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N° de publication : WO/2019/005019 N° de la demande internationale : PCT/US2017/039573
Date de publication : 03.01.2019 Date de dépôt international : 27.06.2017
CIB :
G11C 11/22 (2006.01) ,H01L 27/11502 (2017.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
22
utilisant des éléments ferro-électriques
[IPC code unknown for ERROR Code IPC incorrect: sous-groupe non valide (0=>999999)!]
Déposants :
KARPOV, Elijah V. [US/US]; US
MAJHI, Prashant [IN/US]; US
DOYLE, Brian S. [IE/US]; US
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
KARPOV, Elijah V.; US
MAJHI, Prashant; US
DOYLE, Brian S.; US
Mandataire :
BRASK, Justin K.; US
Données relatives à la priorité :
Titre (EN) CROSS-POINT FERROELECTRIC MEMORY ARRAY
(FR) MATRICE DE MÉMOIRE FERROÉLECTRIQUE À POINTS DE CROISEMENT
Abrégé :
(EN) Cross-point ferroelectric memory arrays, and methods of fabricating cross-point ferroelectric memory arrays, are described. In an example, an integrated circuit structure includes a first plurality of conductive lines along a first direction above a substrate. A plurality of memory elements is on individual ones of the first plurality of conductive lines, individual ones of the plurality of memory elements including a bottom electrode, a ferroelectric oxide material on the bottom electrode, and a top electrode on the ferroelectric oxide material. A second plurality of conductive lines is on the plurality of memory elements, the second plurality of conductive lines along a second direction orthogonal to the first direction.
(FR) L'invention concerne des réseaux de mémoire ferroélectrique à points de croisement, et des procédés de fabrication de réseaux de mémoire ferroélectrique à points de croisement. Dans un exemple, une structure de circuit intégré comprend une première pluralité de lignes conductrices le long d'une première direction au-dessus d'un substrat. Une pluralité d'éléments de mémoire se trouve sur des lignes individuelles de la première pluralité de lignes conductrices, des éléments individuels de la pluralité d'éléments de mémoire comprenant une électrode inférieure, un matériau à base d'oxyde ferroélectrique sur l'électrode inférieure, et une électrode supérieure sur le matériau à base d'oxyde ferroélectrique. Une seconde pluralité de lignes conductrices se trouve sur la pluralité d'éléments de mémoire, la seconde pluralité de lignes conductrices le long d'une seconde direction orthogonale à la première direction.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)